26/8/13下班学习小结

NPN是高电平导通——箭头朝外

PNP是低电平导通——箭头朝内

二极管内部是一个PN结，P是高/N是低，导通是0.7V

MOS管内部是两个PN结

IGBT是结合了MOS和三极管的优点

CMOS是NMOS和PMOS的结合体

芯片内常用CMOS，类似于一个反向器，能把0变成1能把1变成0

MPS外置MOS降压电源核心深挖（最关键）

1. 为什么MPS芯片要外挂MOS？

常规内置MOS的MPS降压芯片，最大电流普遍10A以内；外置架构可以自由选配大功率MOS，轻松做到20~60A大电流输出，是工业/竞赛主控大功率供电的标配。

2. MOS两大损耗底层逻辑

（1）导通损耗 Pcond = I² × Rds(on)

直流稳态工作时，电流持续流过MOS导通电阻发热。

• 想要低压差、低静态发热，必须选低Rds(on)MOS；

• 短板：低内阻MOS需要更大的晶圆面积，寄生栅极电容Ciss会同步飙升。

（2）开关损耗 Psw ∝ Qg（栅总电荷）+ Qrr（体二极管反向恢复电荷）

开关电源是高频通断（几百kHz~2MHz），每次开通/关断，都要给栅极电容充放电、体二极管电荷泄放，这部分是高频下主要发热源。

• Qg越大，驱动芯片需要更大灌拉电流，开关切换拖尾严重，高频损耗爆炸；

• Qrr是MOS内部体二极管的固有参数，续流阶段反向电荷会产生尖峰功耗，同步拉高EMI干扰。

3. MOS选型核心矛盾（博主提到的反比关系）

MOS的晶圆物理特性天生制衡：

• 小尺寸MOS：Ciss小、Qg极低→开关损耗极小，但Rds(on)很大→大电流导通发热严重；

• 大尺寸低内阻MOS：Rds(on)优秀，但是栅电容巨大、Qg飙升→高频开关损耗拉满；
工程本质就是根据开关频率、额定输出电流，取最优折中区间：低频大电流侧重压低Rds，高频中小电流优先压低Qg。
补充：前级MPS控制器的驱动能力（峰值灌拉电流）必须和MOS栅电荷匹配，驱动弱+大Qg MOS会直接导致开关拖尾、炸管。

三、主控板全接口拓展深度解析

这块是嵌入式主控硬件的典型“总线拆分+端口扩展”架构，分模块讲透：

1. USB总线拓展

• USB3.0（5Gbps）从SOC单一引脚引出，用USB HUB芯片一分三：高速外设（摄像头、高速存储、调试器）共用；

• USB2.0（480Mbps）一分二：留给低速外设（按键、传感器、串口转接），成本更低、布线难度小；
底层本质：SOC原生USB控制器数量极少，必须通过HUB做多设备分时复用。

2. PCIe转多路RJ45网口（RTL网卡芯片）

SOC一般只出1路PCIe高速总线，用RTL8125/8153这类PCIe转多口以太网芯片，单总线扩展出2~4路千兆网口。
应用场景：竞赛设备多节点组网、多设备数据透传，单网口带宽不够、端口不足。

3. HPM芯片：USB转CAN FD

• CAN FD是车载/工业强抗干扰差分总线，用于电机控制、传感器闭环；绝大多数SOC原生CAN控制器数量有限，且没有USB直连上位机调试通道；

• HPM专用转接芯片作用：电脑USB直连，双向透传CAN FD报文，既能上位机调试标定参数，又能实时下发控制指令，是运动控制板标配。

4. WiFi双晶振设计

• 内部晶振：WiFi射频基带基准晶振（32MHz/26MHz），负责射频发射接收频率锁定；

• 外部低速晶振（32.768K）：休眠待机时钟，保证WiFi低功耗唤醒、定时配网不掉时间；
双晶振分开设计，射频精度+低功耗可以同时兼顾，是高端WiFi模块标准设计。

5. Type-C / PCIe / HDMI 高速硬件难点

三者都属于差分高速串行信号，核心难点完全一致：

1. 差分对内等长布线、阻抗严格控制（HDMI 100Ω、PCIe/USB-C 85Ω）；

2. 参考地完整分割、远离电源开关噪声，否则极易出现花屏、断连、带宽腰斩；

3. Type-C还要额外处理CC引脚快充/功率协商、正反插识别、PD供电环路，是三者里设计最复杂的。