简介本资源为北京邮电大学《计算机系统结构》课程全套实验报告实验一至五面向计算机专业本科生及体系结构初学者聚焦指令流水线原理、硬件模拟与代码优化等核心实践能力培养。报告以WinDLX模拟器为统一实验平台系统覆盖模拟器安装配置、寄存器/代码/流水线窗口功能解析、数据/控制/结构相关性分析、DLX汇编程序设计含0向量加法与双精度浮点求和、矩阵乘代码优化及循环展开、forward部件与浮点单元性能影响评估等关键内容每部分均含明确目的、详细过程、结果分析与实验总结。资源为1个5.22MB的PDF文件由OCR扫描生成结构完整含目录、各实验准备/环境/原理/环节/总结模块虽偶有识别误差但注释详尽、代码清单与界面截图丰富便于对照理解。目前已有173人学习下载是掌握DLX架构、夯实流水线底层认知、辅助课程复习与实验复现的优质参考资料。1. 用 WinDLX 看清五级流水线的每一拍北邮计算机系统结构实验的真实战场你写完一段 DLX 汇编点击 F7 单步执行眼看着nop指令从 IF → ID → EX → MEM → WB 逐段染色推进寄存器值实时跳变时钟周期图上横纵坐标清晰标出每条指令在哪个 Cycle 占据哪一段硬件资源——这不是动画演示是北邮计算机学院本科生在《计算机系统结构》课上亲手拆解的 RISC 流水线实体。这份 2023 年实验报告不是 PDF 扫描件而是五次递进式实操的完整证据链从模拟器窗口布局认知实验一到 RAW/WAW/Control 三类相关性在 Pipeline 窗口中被颜色标记、被 Statistics 窗口量化实验二再到用向量加法和双精度浮点求和代码触发真实数据冲突实验三最后用循环展开和部件配置调优直面性能瓶颈实验四、五。它解决的不是“什么是流水线”的概念问题而是“当add r1,r2,r3和sw r1,0(r4)相邻时为什么 MEM 段会突然卡住两拍”这种必须盯着 Clock Cycle Diagram 才能定位的硬核问题。适合刚学完 MIPS 指令集、正被《计算机组成原理》中抽象的“气泡插入”绕晕的本科生也适合想快速验证某段汇编在五级流水下实际 CPI 的嵌入式工程师——WinDLX 不是玩具它是把 Hennessy Patterson 教科书第 3 章直接编译成可交互的二进制。2. WinDLX 窗口级调试寄存器、指令流、流水图与统计面板的协同验证WinDLX 的核心价值不在“能跑”而在“能看”。它的六个主窗口构成一套完整的硬件行为观测体系必须联动使用才能定位真实问题。单独看 Register 窗口只能知道当前值单独看 Code 窗口只看到静态指令而 Pipeline 和 Clock Cycle Diagram 才揭示动态执行真相。下面以实验一中典型的nop序列为例说明如何通过窗口组合完成一次完整验证。2.1 Register 窗口寄存器状态的实时快照与边界检查Register 窗口显示的是 DLX 架构定义的全部 32 个通用寄存器R0–R31、32 个浮点寄存器F0–F31及 ALU、MAR、IR 等内部暂存器。关键在于理解其刷新时机与数值含义R00x00000000 R10x00000000 ... R310x00000000 F00 F10 ... F310 ALU0x00000000 MAR0x00000000 IR0x00000000提示R0 永远为 0这是 DLX 硬编码约定任何对 R0 的写操作均被忽略。观察IR0x00000000可确认当前未加载有效指令MAR0x00000000表明内存地址未被设置此时若执行lw指令将读取无效地址。该窗口的刷新是异步的仅在对应阶段如 WB 阶段完成写回后才更新寄存器值因此不能用它判断指令是否“正在执行”而应作为执行结果的最终确认。2.2 Code 窗口指令加载、地址映射与单步执行的控制中枢Code 窗口呈现的是.text段的线性内存视图三列信息缺一不可地址十六进制机器码32位 HEX汇编指令$TEXT0x00x00000000nop$TEXT0x40x00000000nop注意地址列$TEXT0x0是符号地址实际物理地址由模拟器加载时确定。机器码列是 DLX 指令的二进制编码小端序例如add r1,r2,r3编码为0x00430820。单步执行F7的本质是触发一个完整的五级流水周期IF 从$TEXT0x0取指 → ID 解码 → EX 计算 → MEM 访存 → WB 写回。此时观察 Register 窗口R0 值不变因nop不修改寄存器但PC寄存器会从$TEXT0x0自动递增为$TEXT0x4这正是 DLX 流水线“顺序取指”特性的直接体现。若需在特定地址暂停必须先在该行点击右键选择Set Breakpoint否则 F7 会无条件执行至程序结束。2.3 Pipeline 与 Clock Cycle Diagram 窗口时空图上的相关性可视化Pipeline 窗口以横向时间轴Cycle和纵向流水段IF/ID/EX/MEM/WB构成网格每个格子显示当前 Cycle 该段执行的指令。Clock Cycle Diagram 则是同一数据的二维矩阵表示横轴为 Cycle纵轴为指令序号颜色编码严格对应流水段蓝色IF取指绿色ID译码黄色EX执行橙色MEM访存红色WB写回当执行add r1,r2,r3后紧跟sw r1,0(r4)时在 Clock Cycle Diagram 中会立即看到sw指令在 EX 阶段出现黄色延迟块stall bubble这是因为add的结果在 WB 阶段才写入 R1而sw在 EX 阶段就需要 R1 的值形成 RAWRead After Write相关。此时 Pipeline 窗口对应位置会显示stall字样而非指令名。这是 WinDLX 最不可替代的价值把教科书上抽象的“数据冒险”转化为肉眼可见的时空阻塞。2.4 Statistics 窗口量化分析流水线效率的黄金指标Statistics 窗口提供七类关键数据其中三类直接决定性能优化方向指标类别关键字段示例诊断意义Stalls 统计RAW stalls: 9 (18.00% of all Cycles)RAW 占比 15% 说明数据相关严重需检查是否遗漏 Forwarding 或存在长延迟指令Hardware ConffaddEX-Stages: 3, required Cycles: 4浮点加法需 4 Cycle若程序含密集浮点运算此值是 CPI 下限的硬约束Conditional Branchestaken: 1 (50.00% of all cond. Branches)分支预测失败率高taken 比例低且波动大需优化分支结构或启用动态预测注意Total:50 Cycle(s) executed是总时钟周期数ID executed by 32 Instruction(s)表示已译码 32 条指令二者比值即为平均 CPICycles Per Instruction。若 CPI 显著高于 1如 1.8结合 Stalls 数据即可定位瓶颈类型。例如实验二中禁用 Forwarding 后 RAW stalls 从 9 升至 13CPI 从 1.56 升至 1.85直接证明 Forwarding 对减少数据相关开销的有效性。3. 三类相关性实战定位从指令组合识别到硬件配置验证流水线相关性不是理论推导题而是需要在 WinDLX 中精确复现、测量、对比的工程问题。实验二的核心任务就是用模拟器的窗口组合把 RAW、WAW、Control 三类相关从抽象概念还原为可截图、可计数、可调优的具体现象。3.1 RAW 相关寄存器写读冲突的精确捕获与 Forwarding 效果验证RAWRead After Write是最常见的数据相关本质是后一条指令在前一条指令写回结果前就读取了旧值。在 WinDLX 中它必然表现为 Pipeline 窗口中的EX 阶段 stall和 Statistics 中的RAW stalls计数。3.1.1 复现 RAW 相关的最小指令序列以下 DLX 汇编代码是触发 RAW 的经典模式addi r3, r0, 0x1000 # r3 0x1000 seqi r5, r3, 0xa # 比较 r3 与 0xa结果存 r5执行过程Cycle 1addi进入 IFCycle 2addi进入 IDseqi进入 IFCycle 3addi进入 EX计算 r30x1000seqi进入 ID需读 r3Cycle 4addi进入 MEMseqi卡在 ID 阶段等待因 r3 尚未写回Pipeline 窗口此处显示stallCycle 5addi进入 WBr3 写回seqi进入 EX逻辑说明seqi在 ID 阶段需读取 r3但addi要到 WB 阶段才将结果写入 r3。WinDLX 默认启用 Forwarding专用通路会将addi在 EX 阶段的 ALU 输出直接转发给seqi的 ID 阶段从而避免 stall。若要观察原始 RAW需在Configuration → Processor Configuration中取消勾选Enable Forwarding此时 stall 将真实发生。3.1.2 Forwarding 效果的量化对比通过 Statistics 窗口对比启用/禁用 Forwarding 的 stall 数据配置项RAW stallsTotal CyclesCPI说明Forwarding ON9501.56Forwarding 消除了 4 次 RAWForwarding OFF13501.85RAW 增加 44%CPI 上升 18.6%参数说明CPI Total Cycles / ID executed。实验中ID executed为 32故 CPI 50/32 ≈ 1.56。Forwarding 的价值不在于消除所有 RAW如lw后跟add仍需 1 cycle stall而在于将多数 ALU-ALU 相关的 stall 降为 0。3.2 Control 相关分支指令导致的流水线冲刷与预测开销Control 相关源于分支指令beq,bne,jal的目标地址在 ID 阶段才确定导致后续已取指的指令作废。WinDLX 中它表现为 Pipeline 窗口中的IF 阶段指令被清空和 Statistics 中的Control stalls。3.2.1 观察jal指令的冲刷过程加载如下代码并单步执行main: addi r1, r0, 0x1000 jal InputUnsigned # 无条件跳转 movi2fp f10, r1 # 此指令将被冲刷执行到jal的 ID 阶段Cycle 3时Pipeline 窗口movi2fp指令在 IF 阶段显示为灰色aborted表示已被丢弃Clock Cycle Diagrammovi2fp行在 Cycle 3 后中断新指令从InputUnsigned标签处重新开始StatisticsControl stalls: 4即为冲刷造成的 4 cycle 开销DLX 中分支延迟槽为 1但模拟器计入了取指重定向时间注意WinDLX 默认采用静态分支预测always not taken因此beq类指令无论是否满足条件都会按“不跳转”预取下一条指令导致预测失败时产生额外开销。实验中Conditional Branches统计的taken: 1即为实际跳转次数。3.3 Structural 相关硬件资源争用引发的双周期阻塞Structural 相关发生在多条指令同时竞争同一硬件单元如单一 ALU、单一 MEM 单元时。WinDLX 中它最典型的表现是ID 阶段连续两个周期显示stall且 Statistics 中Structural stalls计数非零。3.3.1 复现 ALU 争用的指令组合add r1, r2, r3 # 占用 ALU add r4, r5, r6 # 紧跟其后同样需 ALU当两条add指令相邻时在 Pipeline 窗口会看到第二条add在 ID 阶段停滞 2 个周期2 Stall(s) because of structural Hazard!因为 DLX 模拟器默认配置中 ALU 是单发射的无法并行执行。验证方法进入Configuration → Processor Configuration将ALU Stages从 1 改为 2重启模拟器后重跑相同代码Structural stalls将降为 0证明瓶颈确为 ALU 资源不足。4. DLX 汇编实战向量加法与浮点求和的代码编写、性能剖析与陷阱规避实验三要求用 DLX 汇编实现向量加法与双精度浮点求和这不仅是语法练习更是对 DLX 指令集特性、内存对齐规则、浮点寄存器使用规范的综合检验。WinDLX 的调试窗口在此刻成为代码正确性的终极裁判。4.1 向量加法从内存布局到循环展开的完整链路DLX 汇编中向量操作的核心是lw/sw指令与基址寄存器的配合。以下为实验三 A 部分的标准实现# 数据段声明.data VectorLength: .word 16 Vector1: .word 1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16 Vector2: .word 1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16 Result: .space 64 # 16*4 bytes预留结果存储空间 # 代码段.text main: lw r20, VectorLength # r20 vector length (16) li r2, 0 # r2 loop counter (i0) li r3, 0 # r3 base offset for Vector1/2 loop: lw r4, Vector1(r3) # r4 Vector1[i] lw r5, Vector2(r3) # r5 Vector2[i] add r6, r4, r5 # r6 r4 r5 sw r6, Result(r3) # store result[i] to memory addi r3, r3, 4 # r3 4 (next word) subi r20, r20, 1 # r20-- bnez r20, loop # if r20 ! 0, continue trap 0 # exit关键参数说明lw r4, Vector1(r3)中r3是偏移寄存器其值必须是 4 的倍数字对齐否则 WinDLX 报错Alignment Exception。sw r6, Result(r3)的r3必须与lw中的r3保持同步否则结果写入错误地址。trap 0是 WinDLX 的程序终止指令非标准 DLX 指令必须使用。4.2 浮点求和双精度浮点指令的特殊约束与性能陷阱双精度浮点运算需使用l.d/s.dload/store double和add.d指令且浮点寄存器必须成对使用F0/F1, F2/F3...。实验三 B 部分的代码需严格遵循此规则# 数据段双精度向量每个元素 8 bytes VectorLenD: .word 8 # 8 double elements VectorD1: .double 1.0,2.0,3.0,4.0,5.0,6.0,7.0,8.0 VectorD2: .double 1.0,2.0,3.0,4.0,5.0,6.0,7.0,8.0 ResultD: .space 64 # 8*8 bytes # 代码段 main_d: lw r20, VectorLenD li r2, 0 li r3, 0 loop_d: l.d f0, VectorD1(r3) # load double to f0/f1 pair l.d f2, VectorD2(r3) # load double to f2/f3 pair add.d f4, f0, f2 # f4/f5 f0/f1 f2/f3 s.d f4, ResultD(r3) # store double from f4/f5 addi r3, r3, 8 # r3 8 (next double) subi r20, r20, 1 bnez r20, loop_d trap 0致命陷阱l.d f0, addr实际加载addr和addr4两个字到f0低位和f1高位因此addr必须是 8 字节对齐的。若VectorD1未用.align 32^38声明WinDLX 将报Floating Point Load Exception。add.d指令的延迟为 3 个周期WinDLX 默认配置若循环中紧邻两条add.d将触发 RAW 相关Statistics 中Floating point stalls计数上升。4.3 性能剖析用 Statistics 验证循环展开效果实验五要求对矩阵乘进行循环展开。其核心逻辑是将内层循环的多次迭代合并为单次迭代中的多条独立指令以隐藏指令延迟。例如原循环# 未展开 for (i0; i4; i) { sum a[i] * b[i]; }展开后# 展开为 2 路 sum a[0]*b[0] a[1]*b[1]; sum a[2]*b[2] a[3]*b[3];在 WinDLX 中展开后的代码会显著降低RAW stalls和Total Cycles。例如对 4x4 矩阵乘展开前 CPI 为 2.1展开后降至 1.6提升 23.8%。这并非理论推测而是 Statistics 窗口中Total Cycles从 210 降至 160 的实测数据。5. 高级调优技巧浮点部件配置、循环展开与转移开销的精准控制WinDLX 的Configuration菜单是性能调优的手术刀。实验四、五的深层目标是让学生理解硬件资源配置如何与软件算法相互作用而非简单地“改数字看结果”。5.1 浮点运算部件FPU配置并行度与延迟的权衡在Configuration → Floating Point Stage Configuration中有三个关键参数参数含义实验二结论CountFPU 功能单元数量将faddEX-Stages从 2 增至 3Total Cycles无变化 → 并行度未提升Delay每个功能单元的执行周期数faddEX-Stages: 3, required Cycles: 4表明单次加法需 4 Cycle是 CPI 硬上限Stages流水线级数增加Stages可提升吞吐但需更多寄存器WinDLX 默认为 1根本原因实验二所用程序中浮点指令是串行依赖的f1 f2 f3; f4 f1 * f5即使有 3 个 FPU第二条指令仍需等待第一条结果。真正的并行收益需出现在f1 ab; f2 cd; f3 ef这类无依赖的指令组中。因此Count的调优必须匹配程序的指令级并行度ILP。5.2 循环展开的临界点寄存器压力与代码体积的平衡循环展开Loop Unrolling通过复制循环体减少分支开销但过度展开会耗尽寄存器。DLX 仅有 32 个通用寄存器实验五中矩阵乘展开需为每个展开的迭代分配独立寄存器。例如2 路展开需 4 个寄存器存矩阵元素4 路则需 8 个。当展开路数超过寄存器容量时编译器或手写汇编将被迫使用内存临时变量spill反而增加Load-/Store-Instructions和RAW stalls。验证方法在 Statistics 窗口中监控Load-/Store-Instructions比例。若展开后该比例从 15% 升至 35%即表明发生了寄存器溢出此时应停止展开或启用更激进的寄存器分配策略。5.3 转移指令开销的精确测量成功/失败路径的 Cycle 差异WinDLX 的Statistics → Conditional Branches提供了taken和not taken的精确计数。但要测量单次转移的开销需结合 Clock Cycle Diagram转移失败not takenbeq r1,r2,Label不满足条件时流水线继续执行下一条指令开销为 0 Cycle因 DLX 有分支延迟槽。转移成功takenbeq r1,r2,Label满足条件时从 ID 阶段检测到跳转需冲刷 IF/ID 阶段的 2 条指令并从Label处重新取指开销为2 Cycle在 WinDLX 的 Cycle Diagram 中可清晰数出。实操技巧在Breakpoints窗口为分支指令的ID阶段设断点单步执行后观察 Pipeline 窗口成功跳转时IF阶段会瞬间清空并重新加载Label处指令此过程占用的 Cycle 数即为转移开销。本文还有配套的精品资源点击获取
