Tessent ATPG进阶：解锁多种Fault Model的工程实践与选型指南

1. 理解Fault Model的核心价值

在芯片测试领域，Fault Model就像医生的诊断手册，不同病症需要不同的检测方法。我刚接触ATPG时，总以为Stuck-at模型能解决所有问题，直到在某次28nm项目中发现，单纯依赖它会导致15%的实际物理缺陷漏检。这让我意识到，没有放之四海而皆准的Fault Model，就像不能用体温计检查骨折一样。

Tessent工具链提供的七大Fault Model各有专长：

  • Stuck-at：检测固定型故障的基础模型，好比检查电路"卡死"状态
  • Transition：捕捉信号跳变延迟，类似检测运动员起跑反应速度
  • Path Delay：关注整条路径的时序累积效应，如同检查物流链全程时效
  • Bridge：诊断线路间短路问题，相当于排查电线绝缘层破损
  • Cell-aware：针对标准单元内部缺陷的"显微镜级"检测
  • IDDQ：通过静态电流异常发现缺陷，就像用能耗监测找漏水点
  • Toggle：用于老化测试的"压力测试"模型

实际项目中，我们曾遇到一个典型案例：某汽车MCU芯片在高温测试时出现偶发故障，用Stuck-at模型覆盖率达标但问题依旧。后来组合使用Transition和Cell-aware模型，最终定位到某个触发器内部晶体管的栅氧缺陷。这个教训让我明白，模型选型直接决定测试有效性。

2. 主流Fault Model的实战选型指南

2.1 基础模型组合：Stuck-at + Transition

这对黄金组合能覆盖80%以上的常见场景。在最近的一个IoT芯片项目中，我们这样配置参数：

set_fault_type -stuck_at -transition set_atpg_merge on set_atpg_effectiveness_level high

实测发现，Transition模型对时钟域交叉路径特别敏感。有个技巧：对跨时钟域路径设置更高的detection次数能显著提升时序缺陷检出率。但要注意，Transition模式会使pattern数量增加约40%，需要在测试时间和覆盖率间权衡。

2.2 进阶选择：Bridge与Cell-aware的配合艺术

当工艺节点进入16nm以下时，Bridge缺陷率显著上升。我们开发了一套组合拳：

  1. 先用N-Detect方法快速筛查
set_multiple_detection -guaranteed_atpg_detections 3
  1. 对可疑区域启用Automotive-grade深度检测
  2. 最后用Cell-aware模型精确定位

在某个5G基带芯片项目中，这种方法将Bridge缺陷覆盖率从72%提升到89%。关键点在于合理设置critical area阈值，我们通常从0.5ts开始迭代调整。

2.3 特殊场景专家：IDDQ与Toggle模型

IDDQ测试虽然耗时，但在以下场景不可替代：

  • 电源网络缺陷检测
  • 栅氧漏电问题定位 配置示例：
set_fault_type iddq set_atpg_limits -pattern_count 50 create_patterns -pattern_per_pass 1

而Toggle模型则是老化测试的利器，有个实用技巧：对时钟树节点设置更高toggle率能加速老化过程验证。某次汽车电子项目中，我们用20次toggle循环成功复现了现场失效模式。

3. Tessent实战工作流详解

3.1 模型配置的黄金法则

在Tessent Shell中，模型加载顺序会影响效率。经过多次验证，我总结出最佳实践：

  1. 先加载基础模型
  2. 再添加特殊模型
  3. 最后设置交互检测参数

典型配置流程：

read_netlist top.v build_test_structures set_fault_type -stuck_at -transition read_fault_sites cell_aware.udfm set_critical_area_options -reporting on

3.2 覆盖率优化技巧

常规的覆盖率报告可能隐藏陷阱。我们开发了三级分析策略：

  1. 整体覆盖率达标检查
  2. 模块级热点分析
  3. 关键路径深度验证

有个容易忽略的点：未检测故障(untestable faults)分析。通过以下命令可以深入排查：

report_faults -untestable -verbose

在某次MCU项目中，我们发现20%的untestable faults实际是约束条件设置过严导致，调整后覆盖率提升7%。

3.3 模式生成与验证

pattern生成阶段最耗时的往往是仿真验证。我们采用分级验证策略：

  • 快速验证：10%抽样模式
  • 全量验证：关键模式100%覆盖
  • corner case验证：极端工况专项检查

保存模式时推荐使用压缩格式：

write_patterns final.pat.gz -format stil -replace

4. 复杂场景下的模型组合策略

4.1 汽车电子测试方案

Automotive-grade ATPG需要特殊配置：

create_layout -def chip.def -lef tech.lef extract_fault_sites -output_file auto.udfm -defect_types all set_fault_type udfm -delay_fault

在某款ADAS芯片上，我们通过critical area加权算法，将潜在缺陷检出率提升35%。关键是要合理设置TCA阈值，通常从0.3ts开始迭代优化。

4.2 超低功耗芯片测试

针对IoT芯片的特殊需求，我们开发了"睡眠-唤醒"测试模式：

  1. 常规模式检测active故障
  2. 睡眠模式检测leakage
  3. 唤醒过程检测状态恢复

配置示例：

set_power_states -sleep VDD_OFF create_patterns -mode transition -power_states sleep

4.3 高速SerDes测试方案

对于28Gbps以上SerDes，我们采用Path Delay模型+眼图测试的组合。有个实用技巧：将RX端判决时序设为检测窗口中心点能显著提升边际时序缺陷检出率。配置关键参数：

set_path_delay_options -clock_uncertainty 0.15UI set_capture_clock_edge middle

芯片测试就像破案，不同案件需要不同的侦查工具和方法组合。经过多个项目的实战验证，我深刻体会到：优秀的测试工程师不仅是工具使用者，更是模型策略师。每个项目开始前，花2小时分析设计特点和工艺风险，往往能节省20小时的debug时间。记住，没有最好的Fault Model，只有最合适的组合策略。