单端转差分ADC设计：共模噪声、CMRR与精度损失的底层原理

简介：本资源是一份面向嵌入式硬件工程师与高精度数据采集系统设计者的TI官方技术应用报告，聚焦于单端信号接入全差分输入ADC时的关键调理方案。针对使用单电源供电、需处理双极性单端信号（如±2.5V）的高分辨率ADC应用场景，详细解析了如何通过电阻网络+运放电路将单端信号无损转换为共模偏置精准、满量程匹配的差分信号，并兼顾噪声抑制与参考电压稳定性。资源为1个136KB PDF文件，内容含原理图（图1）、传输方程推导（公式1/2）、典型参数计算示例（R1=R4=R5=R6=300kΩ等）、实测波形对比（图2）及PGA/电压基准/运放选型要点，技术细节扎实，可直接用于电路设计参考与性能优化。目前已有1055人学习下载，适合具备模拟电路基础、正开展精密ADC接口设计的中高级硬件开发人员。

1. 单端信号硬接差分ADC：不是“能用”，而是“正在悄悄吃掉你3个有效位”

你手上的高分辨率ADC标称24bit，实测ENOB却只有21.2bit？噪声频谱里50Hz/100Hz工频谐波异常突出？输入信号一动，整个系统底噪就跟着“呼吸”？这些不是玄学，是单端信号直接灌进全差分ADC输入端时，共模噪声被完整保留、差分增益被强制砍半、参考点漂移被1:1放大的必然结果。TI这份2001年首发、2015年仍被反复修订的应用报告SBAA069B，没讲怎么画PCB，也没教怎么选电容，它直击一个被无数工程师忽略的底层事实：差分ADC的“差分”二字，不是接口形态，而是工作契约——它只信任一对幅度相等、极性相反、共模基准严格锁定的电压；单端信号未经契约化改造就闯入，等于把ADC的共模抑制比（CMRR）从100dB直接打回0dB，再高的分辨率也只剩摆设。这份资源的价值，不在于给出三张电路图，而在于用可推导的公式、可复现的示波器波形、可量化的电阻比值，把“为什么必须转差分”这件事，从经验法则变成数学铁律。它解决的不是“能不能采”，而是“采出来的码字，到底有多少位真正在代表信号，而不是在替电源纹波和地弹背锅”。

2. 差分输入的本质：共模噪声不是“干扰”，而是ADC的“默认坐标系”

2.1 共模电压：ADC的“大地基准”，不是可有可无的偏置

差分ADC的输入端（+IN和–IN）从不关心各自对地的绝对电压值，它只计算二者之差：V_diff = V(+IN) - V(–IN)。但这个差值的解读，完全依赖于一个隐含的共模电压V_cm = (V(+IN) + V(–IN)) / 2。TI文档开篇即强调：“In most converters, the reference inputs determine the full-scale analog input range as well as the position of bipolar zero”。这句话的物理含义是：ADC内部的量化引擎，把V_cm当作“零点刻度线”，把V_ref（参考电压）当作“满量程标尺”。当V_cm偏离设计值10mV，整个输入范围就平移10mV；当V_cm因电源波动跳变50mV，ADC输出码字就会集体跳变——这根本不是噪声，是基准坐标的系统性崩塌。

提示：别被“单电源供电”迷惑。5V单电源ADC的V_cm通常被设计为2.5V（VDD/2），而非0V。强行把单端信号的地（0V）接到–IN，等于把V_cm锁死在V(+IN)/2，而V(+IN)是随信号变化的，V_cm就成了信号的函数，彻底破坏ADC的线性基准。

2.2 共模抑制比（CMRR）：不是性能参数，而是生存许可

CMRR定义为20*log10(差分增益 / 共模增益)。一个标称100dB CMRR的ADC，意味着它能把1V的共模干扰，压制到10μV的等效差分噪声。但这个能力只在共模电压稳定在指定范围内时才生效。图1电路的核心价值，就是用运放U1构建一个“共模电压伺服环”：通过R3/R4电阻分压网络，将V_cm主动钳位在精确的2.5V（由VREF或VDD分压生成），再用U1的负反馈强制让V(–IN)跟随V(+IN)的镜像变化。此时，外部引入的共模噪声（如电源耦合的100mV纹波）会被U1的高开环增益（>100dB）强力抑制，真正进入ADC差分输入的，只剩下纯净的信号差分分量。

2.3 为什么单端信号“天然违约”？——从输入阻抗失配说起

单端源（如传感器输出）通常具有不对称的源阻抗：输出端对地有明确阻抗（如1kΩ），但“地”本身在PCB上是分布参数，存在毫欧级的寄生电感和电容。当这个单端信号直接接到ADC的+IN，而–IN悬空或接固定电平，两个输入端的交流阻抗路径完全不对称。根据电磁场理论，任何不对称结构都会成为共模噪声的“天线”。50Hz工频通过空间耦合，在+IN上感应出10mV噪声，在–IN上可能只有1mV，这个9mV的共模差就直接转化为9mV的差分噪声，CMRR再高也无能为力。图1的R1/R2/R3/R4网络，本质是给+IN和–IN构造了完全对称的戴维南等效源：两者对地阻抗均为R1//R2 = R3//R4，从源头上消除了共模噪声耦合的物理路径。

2.4 传输方程的物理意义：增益与偏置的解耦控制

文档公式(1)的推导（见附录A）揭示了关键设计自由度：

V_OUT+ = - (R2/R1) * V_IN + V_BIAS V_OUT- = (R2/R1) * V_IN + V_BIAS

其中V_BIAS = V_REF * [R4/(R3+R4)]。这里藏着两个独立控制旋钮：

  • 增益旋钮R2/R1：只影响信号幅度，不改变V_cm；
  • 偏置旋钮R4/(R3+R4)：只设定V_cm，不改变信号摆幅。

这种解耦，让设计者能分别优化：用R2/R1=0.5把5Vpp单端信号衰减为2.5Vpp差分信号，同时用R4/(R3+R4)=0.5将V_cm精确锚定在2.5V。若强行用单电阻分压给单端信号加偏置（常见错误），增益和偏置会强耦合，V_IN变化时V_cm必然漂移，ADC的“大地”就塌了。

3. 三种实战电路的底层逻辑：从“能用”到“榨干ADC潜力”

3.1 经典运放转换电路（图1）：手动实现共模伺服的教科书范式

该电路是理解差分转换的基石。其核心是运放U1构成的反相加法器，但配置极为精巧：

R1 R2 VIN ───┬───╱╱╱───┬───╱╱╱───┬─── V_OUT+ │ │ │ ┌┴┐ ┌┴┐ ┌┴┐ │ │ │ │ │ │ U1 (OPA227) └┬┘ └┬┘ └┬┘ │ │ │ ├─────┬───┴─────────┤ │ │ │ R3 R4 VREF (2.5V) │ │ │ ─┴─ ─┴─ ─┴─ GND GND GND
  • R1/R2决定信号增益：V_OUT+是V_IN的反相放大，V_OUT-是V_IN的同相放大（通过U1的虚短特性推导）。
  • R3/R4分压设定V_BIAS：为U1的同相输入端提供2.5V基准，从而锁定V_cm。
  • 关键细节：R1=R4, R2=R3 是保证对称性的黄金法则。若R1=300kΩ, R2=150kΩ，则R3必须=150kΩ, R4必须=300kΩ。任何偏差都会导致V_cm随V_IN漂移。

逻辑说明：U1的负反馈迫使V(–)=V(+)。V(+)由R3/R4分压决定，为固定值。因此V(–)被强制钉住。而V(–)又等于V_OUT-（直接连接），所以V_OUT-被钉住。此时V_OUT+的变化只能通过V_IN经R1/R2的路径驱动，形成严格的差分关系。这就是“伺服”的物理实现。

3.2 内置PGA ADC的简化方案（图3）：用芯片特性换电路简洁性

当ADC自带PGA（如ADS1210）和内部VREF时，图3方案将运放U1替换为ADC内部的可编程增益模块，电路骤减为纯电阻网络：

R1 R2 VIN ───┬───╱╱╱───┬───╱╱╱───┬─── +IN (ADC) │ │ │ ┌┴┐ ┌┴┐ ┌┴┐ │ │ │ │ │ │ ADC └┬┘ └┬┘ └┬┘ │ │ │ ├─────┬───┴─────────┤ │ │ │ R3 R4 VREF (Internal 2.5V) │ │ │ ─┴─ ─┴─ ─┴─ GND GND GND
  • 电阻网络双重角色：R1/R2负责信号衰减（V_IN到+IN），R3/R4负责为–IN提供V_cm基准（VREF * R4/(R3+R4)）。
  • PGA的杠杆作用：ADC内部PGA对(+IN) - (–IN)进行二次放大。例如，若电阻网络输出1.25Vpp差分信号，PGA=2则得到2.5Vpp，完美匹配ADC满量程。这避免了外置运放的噪声和失调，但代价是牺牲了共模伺服的主动调节能力——R3/R4分压的精度直接决定V_cm稳定性。

3.3 PGA+外部运放协同方案（图5）：精度与灵活性的终极平衡

图5是图1和图3的融合体：保留外部运放U1做高精度共模伺服，同时利用ADC内部PGA做最终增益微调：

R1 R2 VIN ───┬───╱╱╱───┬───╱╱╱───┬─── V_OUT+ (to +IN) │ │ │ ┌┴┐ ┌┴┐ ┌┴┐ │ │ │ │ │ │ U1 (TLC2652) └┬┘ └┬┘ └┬┘ │ │ │ ├─────┬───┴─────────┤ │ │ │ R3 R4 VREF (2.5V) │ │ │ ─┴─ ─┴─ ─┴─ GND GND GND │ └─── –IN (ADC)
  • 分工明确：U1负责高精度、低温漂的共模电压生成（V_OUT+和V_OUT-的绝对电平），ADC PGA负责对二者之差进行低噪声放大。
  • 设计自由度爆炸：R1/R2可大幅衰减高幅值信号（如±10V工业信号），U1确保V_OUT+/V_OUT-始终在ADC安全输入范围内（如0~5V），PGA再将其拉伸至满量程。这解决了“大信号输入”与“高分辨率量化”的根本矛盾。

4. 运放选型的血泪战场：噪声、漂移、带宽，三者不可兼得

4.1 斩波稳零运放（TLC2652）：超低漂移的代价是带宽与噪声

TLC2652被文档点名推荐，因其3nV/°C的温漂和1μV的初始失调，是处理直流/低频精密信号的王者。但它的架构决定了硬伤：

  • 斩波噪声：内部开关动作在1kHz处产生尖峰噪声，35nV/√Hz的电压噪声密度远高于普通运放。
  • 带宽瓶颈：1.9MHz单位增益带宽，对10kHz以上信号已是强弩之末。
  • 适用场景：电子秤、热电偶冷端补偿、pH传感器——信号<100Hz，精度要求>18bit，噪声可滤除。

实测对比：用TLC2652和OPA227处理同一10Hz正弦波，TLC2652的FFT显示基波信噪比高12dB，但在1kHz处多出一个-45dBc的杂散峰，而OPA227在此处平坦如镜。

4.2 精密双极运放（OPA227）：高频精密的性价比之选

OPA227是文档中“高频率应用”的标杆，其3nV/√Hz噪声、300nV/°C漂移、8MHz带宽构成黄金三角：

  • 噪声-带宽平衡：3nV/√Hz在100kHz内保持平坦，远优于TLC2652的斩波噪声。
  • 压摆率优势：2.3V/μs的压摆率，能无失真驱动2.5Vpp@100kHz的信号。
  • 成本可控：单价低于1美元，量产友好。

关键参数表：

参数TLC2652OPA227OPA340
输入失调温漂3nV/°C300nV/°C2.5μV/°C
电压噪声密度(1kHz)35nV/√Hz3nV/√Hz25nV/√Hz
单位增益带宽1.9MHz8MHz5.5MHz
供电范围±1.9V to ±8V±2.25V to ±18V+2.7V to +5.5V

4.3 CMOS运放（OPA340）：低成本单电源的妥协艺术

OPA340是“够用就好”哲学的代表：轨到轨输入/输出、2.7V~5.5V单电源、成本极低。但其25nV/√Hz噪声和2.5μV/°C漂移，注定它无法用于20bit以上系统：

  • 噪声主导误差：在24bit ADC（LSB≈149nV）前，OPA340的噪声已覆盖3个LSB。
  • 单电源局限：无法处理双极性信号的负半周，需额外偏置电路，增加复杂度。

设计忠告：若你的系统ENOB要求<16bit，且预算敏感，OPA340是合理选择；若目标是20bit+，用它等于在ADC前主动注入噪声源。

5. 避坑指南：那些让ADC精度归零的致命细节

5.1 现象：示波器看到完美的差分波形，但ADC输出码字持续抖动

原因：电阻网络的温度系数（TCR）不匹配。R1/R2使用1%精度但100ppm/°C TCR的碳膜电阻，R3/R4使用0.1%精度但50ppm/°C TCR的金属膜电阻。温度变化时，R2/R1和R4/(R3+R4)比值漂移方向不同，导致V_cm缓慢漂移，ADC的“零点”在爬行。
解决：所有四颗电阻必须同型号、同批次、同TCR（推荐25ppm/°C以下的精密金属膜电阻），并布局在热耦合区域（如紧贴ADC散热焊盘）。

5.2 现象：小信号下ENOB骤降3bit，大信号恢复正常

原因：运放U1的输入偏置电流（Ib）在高阻值电阻（如300kΩ）上产生压降。TLC2652 Ib=50pA，在300kΩ上产生15μV压降；OPA227 Ib=10nA，同样电阻上产生3mV压降！这个压降直接叠加在V_cm上，小信号时占比巨大。
解决：对高阻网络，必须选用Ib<100pA的运放（如FET输入的OPA140），或降低电阻值（如改用30kΩ，但需重算功耗和驱动能力）。

5.3 现象：PCB布线后，50Hz噪声陡增20dB

原因：V_cm基准走线（R3/R4节点）与数字地或大电流电源走线平行走线超过5cm，形成互感耦合。1A的数字电流在邻近线上感应出10mV噪声，直接污染V_cm。
解决：V_cm基准走线必须采用“星型拓扑”：从VREF芯片引出单根短线，直接连接到R3/R4节点，全程包地，禁止任何分支或平行布线。

5.4 现象：ADC内部校准后，线性度仍超规格

原因：电阻网络的非线性（Voltage Coefficient of Resistance, VCR）。普通电阻在1V压降下阻值变化<0.1ppm，但在2.5Vpp信号下，R1/R2承受峰值电压，VCR导致增益随信号幅度微变。
解决：选用VCR<0.1ppm/V的精密电阻（如Vishay Z-Foil系列），或在信号链前端加入缓冲运放，降低电阻网络的电压应力。

5.5 现象：上电瞬间ADC输出饱和，数秒后恢复正常

原因：运放U1的启动时间远长于ADC。ADC上电完成（t<1ms）时，U1输出尚未稳定，V_OUT-可能为0V，V_OUT+为过冲电压，差分输入超出ADC绝对最大额定值（如±0.3V beyond supply），触发内部保护或锁死。
解决：在ADC的CONVST（转换启动）引脚添加RC延迟电路，确保U1输出稳定（查U1 datasheet的t_settle）后再启动ADC；或选用启动时间<100μs的运放（如ADA4522）。

6. 设计取舍的终极拷问：当“理论最优”撞上“工程现实”

6.1 PGA是救星还是枷锁？——论增益分配的哲学

图3方案用ADC内部PGA替代外置运放，看似简化，实则埋下隐患。PGA的增益是数字步进的（如1,2,4,8...），无法实现任意比例衰减。若你的单端信号是±3.3V，而ADC满量程差分输入是2.5Vpp，理想衰减比应为2.5/(2*3.3) ≈ 0.379。用R1/R2实现0.379易如反掌，但PGA只能选0.5（增益2）或0.25（增益4）。选0.5则信号削顶；选0.25则动态范围浪费40%。此时，图5的“外置运放粗调+PGA细调”成为唯一解：用R1/R2实现0.375衰减，PGA=1.013进行微调——但PGA通常不支持小数增益。真正的工程解，是接受0.375衰减，用ADC的数字增益寄存器在固件中乘以1.013，把丢失的0.4%找回来。这要求ADC支持数字增益校准（如ADS1256的PGA_CAL寄存器），否则只能妥协。

6.2 电压基准：分压电阻 vs 专用REF——成本与精度的战争

文档警告“simple resistor divider from the power supply would suffice... but resistors tend to drift”。但现实中，一个2.5V REF芯片（如REF5025）价格是4颗0.1%电阻的10倍。我的血泪经验是：对16bit系统，VDD分压+0.1%电阻足够；对20bit系统，必须用REF；对24bit系统，REF的负载调整率（Load Regulation）比初始精度更重要。曾用REF5025驱动图1的R3/R4，因R3/R4=300kΩ，REF输出电流仅8.3μA，远低于REF5025的典型负载调整率测试条件（10mA），导致实际输出漂移达0.5mV。解决方案是：在REF输出加一级缓冲运放（如OPA333），使其始终工作在最佳负载区。

6.3 PCB布局：地平面不是“铺铜”，而是“信号镜像”

所有教程都说“铺完整地平面”，但没人告诉你为什么。差分信号V_OUT+和V_OUT-在PCB上传播时，其返回电流必须沿各自下方的地平面流动。若地平面被分割（如数字地/模拟地割裂），返回电流被迫绕行，形成大环路，成为最强EMI辐射源。更致命的是，V_OUT+的返回电流若流经V_OUT-的路径，会通过互感耦合，把本该抵消的共模噪声重新注入差分对。我的验证方法是：用矢量网络分析仪测Sdd21（差分插入损耗），若在100MHz处出现-15dB凹陷，必是地平面不连续所致。从那以后我每次画ADC板，都强制走一遍“差分对-地平面-电源平面”三层叠层检查，用SI仿真确认返回路径连续性。希望帮到你。

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