TI TMS320C672x浮点DSP硬件设计实战：从电源时序到PCB布线的避坑指南
1. 项目概述
如果你正在为音频处理、通信基站或者工业控制项目选型一颗高性能浮点DSP，那么TI的TMS320C672x系列大概率在你的候选名单里。这颗芯片性能强悍，但第一次上手做它的硬件设计，看着密密麻麻的BGA封装和动辄几百页的数据手册，心里难免发怵。我当年从C6000定点系列转到C672x浮点平台时，也踩过不少坑，从电源时序不对导致芯片锁死，到EMIF总线时序不匹配引发数据错乱，每一个问题都足够让人调试好几天。这份指南，就是把我这些年折腾C672x硬件设计的经验教训，结合TI官方的设计要点，系统地梳理出来。它不是简单地罗列文档链接，而是告诉你，一个合格的硬件工程师在实际项目中，从画原理图到系统上电测试，每一步到底该怎么思考、怎么操作、怎么避坑。无论你是要设计一块全新的音频处理卡，还是为现有系统升级DSP核心板，这里面的内容都能让你少走弯路，把更多精力花在算法和软件优化上。
2. 核心设计思路与架构解析
2.1 为什么是C672x？核心优势与选型考量
TMS320C672x系列属于TI C6000平台的高性能浮点分支。与同门的定点DSP（如C641x）相比，其最大特点在于硬件原生支持IEEE-754单精度和双精度浮点运算。这意味着在进行滤波器设计、频谱分析、矩阵运算等涉及大量小数或动态范围极大的算法时，你无需像在定点DSP上那样费心进行定标、缩放和溢出保护，开发效率和代码可读性会高很多。
具体到选型，C6720/22/26/27这几个型号主要区别在于主频、片上内存（RAM/ROM）容量以及外设集成度。例如，C6727和C6727B通常主频最高，片上内存最大，并且独有UHPI（通用主机端口接口），适合作为系统的主处理器。而C6720或C6722则可能作为协处理器，或者在成本敏感、功能需求明确的场合使用。选型时，我通常会列一个清单：
- 算力需求：根据你的算法复杂度（如FIR滤波器的阶数、FFT点数）和实时性要求（如音频采样率下的处理延迟），估算所需的MIPS（百万指令每秒）或MFLOPS（百万浮点操作每秒）。C672x的数据手册会给出在不同主频下的性能指标。
- 内存需求：评估程序代码量、数据缓冲区大小。片上RAM（L1/L2）的访问速度远快于外部存储器，应尽可能将频繁访问的数据和核心代码放在片上。如果不够，就需要连接外部SDRAM或Flash，这会增加设计复杂度和成本。
- 外设接口：你的系统需要连接哪些设备？高速AD/DA可能需要McASP（多通道音频串口）；配置EEPROM或连接传感器可能用到SPI或I2C；与FPGA或另一颗处理器进行大数据量交互，EMIF（外部存储器接口）或UHPI是关键。根据外设需求选择型号，比如没有UHPI需求的场景，就不必强求C6727。
- 功耗与散热：更高的主频和更多的活跃外设意味着更大的功耗。需要评估芯片的结温（Tj）是否在安全范围内，这直接关系到散热方案（是否需要加散热片？是否需要风扇？）和电源设计（电流供给能力）。
注意：数据手册上的典型功耗（Typical Power）通常是在特定工况下测得的。实际应用中，尤其是所有核心和外设全速运行时，功耗可能接近甚至超过最大值（Maximum Power）。电源设计必须按最大功耗并留有余量来考量，散热设计也要基于最坏情况。
2.2 系统级设计框架：从芯片到可工作的电路板
拿到一颗DSP芯片，它自己不会工作。一个最小系统必须包含以下几个部分，它们共同构成了硬件设计的骨架：
- 电源树（Power Tree）：C672x通常需要多路电压：核心电压（CVDD，如1.2V或1.0V）、I/O电压（DVDD，如3.3V或1.8V）、PLL模拟电源（AVDD）等。这些电源不仅电压值不同，对上电、断电的先后顺序（时序）也有严格要求。设计不当轻则无法启动，重则损坏芯片。
- 时钟系统（Clock System）：需要外部晶振或时钟源提供输入时钟（CLKIN）。内部PLL会将其倍频到芯片的工作频率。时钟的稳定性（抖动、相位噪声）直接影响DSP的处理精度和高速接口（如McASP、EMIF）的可靠性。
- 复位电路（Reset Circuit）：产生一个稳定、干净的低电平脉冲，确保DSP从已知状态开始执行。需要一个复位芯片（Reset IC）来监控电源电压，在电压异常时产生复位信号。
- 调试与下载接口（Debug/Download Interface）：主要是JTAG接口，用于连接仿真器（如TI的XDS系列），进行程序下载、在线调试、性能分析。这是开发阶段的“生命线”，必须设计可靠。
- 启动配置（Boot Configuration）：DSP上电后从哪里获取第一条指令？这就是Boot模式。通过设置几个特定的Boot引脚（如BOOTMODE[3:0]）的电平，可以决定是从外部Flash、SPI EEPROM、I2C EEPROM还是通过UHPI由主机加载程序。这部分电路需要在设计初期就确定。
- 外部存储器与外围设备：根据项目需求添加，如SDRAM、Flash、ADC/DAC芯片、网络PHY等。它们通过EMIF、SPI、I2C、McASP等接口与DSP相连。
这个框架的思考顺序，我习惯是：先定下芯片型号和核心功能（算力、外设），然后设计电源和时钟这两大“基石”，接着是复位、JTAG、Boot这些“控制脉络”，最后才是具体的外围功能电路。顺序颠倒很容易导致返工。
3. 原理图设计核心要点与避坑指南
画原理图是硬件设计的“编码”阶段，每一个网络、每一个元件都关乎最终板的成败。对于C672x，以下几个部分是重中之重。
3.1 电源电路设计：不仅仅是电压正确
电源设计是硬件稳定性的根基。C672x通常需要核心电压（CVDD）、I/O电压（DVDD）、PLL模拟电源（AVDD）和DDR存储器接口电压（如果使用DDR SDRAM）等。
3.1.1 电源轨设计与器件选型首先，根据数据手册的“Recommended Operating Conditions”和“Electrical Characteristics”章节，确定每一路电压的准确值、容差（通常为±5%）以及最大电流需求。电流需求不能只看芯片典型值，要估算所有I/O引脚同时翻转时的峰值电流，并预留至少30%的余量。
例如，为CVDD供电，我会选择TI的TPS系列电源管理芯片，如TPS5430（如果电流需求在3A左右）。它的优点是效率高、外围电路相对简单。设计时需注意：
- 反馈电阻精度：使用1%精度的电阻来设置输出电压，确保电压精确。
- 电感选型：电感的饱和电流必须大于电源芯片的最大开关电流限值，直流电阻（DCR）要小以减少损耗。
- 输入/输出电容：输入电容用于滤除电源输入端的高频噪声，通常用一颗10uF的陶瓷电容并联一颗0.1uF的电容靠近芯片输入引脚。输出电容则影响环路稳定性和负载瞬态响应，需按芯片数据手册推荐值选取。
3.1.2 电源时序与监控这是最容易出问题的地方。C672x要求I/O电源（DVDD）必须先于或与核心电源（CVDD）同时上电，而CVDD必须先于或与AVDD同时上电。断电时顺序则相反。如果时序错误，可能会引发内部寄生二极管导通，导致大电流甚至闩锁效应损坏芯片。
可靠的做法是使用具有时序控制功能的电源管理芯片（PMIC），如TI的TPS650系列，它能够集成多路输出并内置时序控制。如果使用分立电源芯片，则必须通过电源芯片的使能（EN）引脚，利用RC延时电路或电压监控芯片（如TPS3801）来精确控制上电顺序。
此外，必须为每一路电源设计复位监控。复位芯片（如TPS3823）会持续监测电源电压，一旦检测到电压低于阈值（Brown-out），就会产生一个复位信号给DSP和整个系统，防止程序在电压不稳时跑飞。这个复位信号的脉宽要足够长（通常>200ms），以确保电源和时钟完全稳定。
3.2 时钟与复位电路：系统的脉搏与起搏器
3.2.1 时钟电路设计C672x需要一个外部时钟源。我推荐使用有源晶振（Oscillator）而非无源晶体（Crystal）。因为有源晶振输出的是方波，驱动能力强，不受外部负载电容影响，稳定性更高，特别适合高速系统。选择时关注：
- 频率：根据你所需的内核频率，结合PLL的倍频设置反推。例如，需要300MHz内核时钟，若PLL配置为倍频15倍，则输入时钟应为20MHz。
- 精度：音频应用通常需要<50ppm的精度以保证采样时钟准确。
- 电源噪声抑制（PSRR）：在有噪声的电源环境下，高PSRR的晶振表现更好。 时钟信号走线要短、粗，并用地线包围进行屏蔽，远离高速数字信号和电源线，防止串扰。
3.2.2 复位电路设计复位电路的核心是确保产生一个干净、无毛刺的低电平脉冲。我常用的方案是“复位监控芯片 + 手动复位按钮 + RC滤波”。
- 复位监控芯片：如上文提到的TPS3823，它监控主电源（如3.3V DVDD）。当电源上电达到稳定阈值后，其/RESET引脚会保持一段时间的低电平（由内部定时器或外部电容设定），然后释放为高。期间任何电源跌落都会再次触发复位。
- 手动复位按钮：并联在复位监控芯片的手动复位输入（MR）引脚到地，方便调试时强制复位。
- RC滤波：在DSP的复位输入引脚（RESET）对地接一个0.1uF电容，可以滤除高频噪声，防止误触发。但电容不宜过大，否则会延长复位信号上升时间。
3.3 启动（Boot）模式配置电路
Boot模式决定了芯片上电后的“第一跳”。通过设置BOOTMODE[3:0]（具体引脚名可能因型号而异，如UHPI_HCS, SPI0_SIMO等）这四个引脚在复位释放时的电平状态来选择模式。
设计要点：
- 硬件配置：通常使用上拉或下拉电阻来固定这些引脚的电平。电阻值常用4.7kΩ或10kΩ。务必在原理图中明确标注这些电阻的初始状态（安装或不安装），以便在生产或调试时更改Boot方式。
- 灵活性考虑：即使在产品中固定使用一种Boot方式（如从SPI Flash启动），我也强烈建议在开发板上为这些Boot模式引脚预留电阻位（即放置焊盘但不焊接电阻），或者通过跳线帽选择。这在调试阶段 invaluable，当你需要更换启动介质或进行工厂烧录时，会非常方便。
- 上拉/下拉电压：这些引脚的上拉/下拉电压必须与它们所在的I/O电源域（DVDD）一致。例如，如果DVDD是3.3V，上拉电阻就接到3.3V。
表：TMS320C672x Boot模式引脚配置（示例，具体请查阅对应型号数据手册）
| Boot模式 | 引脚1 | 引脚2 | 引脚3 | 引脚4 | 说明 |
|---|---|---|---|---|---|
| 并行Flash启动 | 1 | 0 | 1 | 0 | 通过EMIF CS2空间读取程序 |
| SPI主模式 | 1 | 0 | 0 | 1 | 从SPI0接口的EEPROM读取 |
| I2C主模式 | 1 | 1 | 0 | 1 | 从I2C1接口的EEPROM读取 |
| HPI/UHPI启动 | 0 | x | x | x | 由外部主机通过HPI/UHPI端口加载 (仅C6727) |
实操心得：在设计初期，可以将所有Boot模式引脚通过0欧姆电阻或跳线连接到排针上，在调试时用杜邦线灵活配置。产品定型后再更改为固定电阻方案。曾经因为Boot电阻贴错，导致一批板子无法启动，返工成本很高。
3.4 JTAG仿真接口设计
JTAG是开发调试的命脉，设计必须可靠。一个标准的14针JTAG接头（TI标准）需要连接以下信号：TDI, TDO, TMS, TCK, TRST, EMU0, EMU1，以及电源和地。
关键细节：
- 信号上拉：TMS和TDI建议接10kΩ上拉电阻至DVDD（3.3V），以确保在信号浮空时处于确定状态。TCK建议下拉。
- TRST处理：TRST（测试复位）是低电平有效。数据手册明确说明内部有下拉电阻，但为了增强抗干扰能力，我通常会在外部再并联一个4.7kΩ的下拉电阻。绝对不要将其上拉，否则可能导致JTAG口无法正常工作。
- 信号缓冲：如果JTAG电缆较长（>15cm），或者链路上有多个器件（多DSP或FPGA+DSP），需要在TDI, TDO, TMS, TCK信号上添加缓冲器（如74LVC245），以增强驱动能力和信号质量。
- EMU0/EMU1：这两个引脚是仿真器与DSP交互的特殊功能引脚。除了接JTAG接头，最好也通过电阻连接到排针或测试点。在某些高级调试场景或需要硬件触发时，可能会用到它们。
4. PCB布局布线：从原理到实践的挑战
原理图正确只是成功了一半，PCB布局布线才是决定高速数字系统性能（信号完整性、电源完整性、EMC）的关键战场。
4.1 电源分配网络（PDN）与去耦设计
电源噪声是许多诡异问题的根源。目标是为DSP提供干净、稳定的电压。
4.1.1 分层策略对于6层或以上板卡，典型的叠层设计为：
- Top Layer：信号层（放置关键信号和去耦电容）
- GND Plane：完整地平面（至关重要！）
- Power Plane 1：核心电源（CVDD）
- Power Plane 2：I/O电源（DVDD）或其他电源
- GND Plane：另一个完整地平面
- Bottom Layer：信号层
核心原则：每个信号层都必须紧邻一个完整的参考平面（地或电源）。这为高速信号提供了清晰的返回路径，减少环路面积和辐射。
4.1.2 去耦电容的布局艺术去耦电容的作用是在芯片电源引脚需要瞬时大电流时，就近提供电荷，避免电压跌落。布局不当，电容等于白焊。
- 种类与容值：采用“大容量储能 + 小容量滤高频”的组合。通常在电源入口处放置若干10uF的钽电容或陶瓷电容作为“水库”。在每对电源-地引脚附近，放置一个0.1uF的陶瓷电容（0402封装）用于滤除中频噪声。在非常靠近引脚的位置（<1mm），甚至可以再放置一个0.01uF或更小的电容滤除极高频率噪声。
- 布局位置：小容量去耦电容必须尽可能靠近芯片的电源引脚。优先放置在芯片的背面（如果允许），通过过孔直接连接到电源和地平面。如果放在同层，走线要短而粗。
- 过孔连接：电容的接地过孔和电源过孔应分别打在电容焊盘旁边，并直接连接到相应的平面。避免使用长走线将电容“吊”在电源网络上。
4.2 高速信号布线：以EMIF和McASP为例
4.2.1 EMIF（外部存储器接口）布线EMIF总线频率高（可达上百MHz），数据线多（32位），是信号完整性的重灾区。
- 等长布线：同一组信号（如数据线D0-D31，地址线A0-Ax）需要进行等长匹配，长度差控制在mil级别（例如±50mil以内）。这可以减少数据到达时间的偏移（skew），保证建立/保持时间。使用PCB设计软件的等长布线功能。
- 阻抗控制：EMIF信号线通常需要设计成受控阻抗传输线（如50Ω单端阻抗）。这需要通过调整线宽、与参考平面的距离以及介电常数来实现。制板前一定要与PCB厂家沟通，确定叠层结构和阻抗控制方案。
- 拓扑结构：如果连接多片存储器（如两片SDRAM组成32位），需要使用Fly-by或T型拓扑，并做好终端匹配（如串联电阻），防止信号反射。
- 参考平面连续：EMIF信号线的下方必须是完整的地平面或电源平面，且不能跨分割区。如果信号线必须换层，务必在换层过孔附近放置回流地过孔，为返回电流提供最短路径。
4.2.2 McASP（音频串口）布线McASP用于连接音频编解码器（Codec），其时钟（ACLKX/ACLKR）和帧同步（AFSX/AFSR）信号对抖动非常敏感。
- 差分对布线：如果McASP配置为发送差分时钟（如ACLKX），必须严格按照差分对规则布线：等长、等距、平行走线，阻抗通常控制为100Ω差分。
- 时钟信号保护：时钟线周围用地线包围，并远离其他高速数字信号，特别是开关电源和数字总线。
- 点到点连接：尽量保证McASP到Codec是点到点连接，避免过长的stub（分支线）。
4.3 接地与电磁兼容性（EMC）设计
良好的接地是抑制EMI的基石。
- 单点接地 vs. 多点接地：对于低频模拟电路（如PLL的模拟电源滤波部分），采用单点接地（星型接地）可以避免地环路。对于高速数字电路，必须采用大面积完整地平面，实现多点接地，为高频电流提供低阻抗回流路径。
- 分割与缝合：虽然建议完整地平面，但有时不得不对地平面进行分割（例如将嘈杂的数字地和干净的模拟地分开）。如果分割，必须在分割处下方放置“桥接”电容（如0欧姆电阻或磁珠），为信号提供跨越分割的回流路径。更关键的是，在分割区域的上方，严禁有高速信号线跨越，否则回流路径被切断，会产生严重的EMI辐射。
- 屏蔽与滤波：对时钟电路、晶振等辐射源可以用金属屏蔽罩。所有电源入口和对外接口（如网口、USB）应放置滤波电路，如共模电感、TVS管、滤波电容等，防止外部噪声侵入和内部噪声逸出。
5. 系统上电测试与调试实战
板子焊接回来，第一次上电是最紧张的时刻。必须遵循严格的测试流程，避免“烟火测试”。
5.1 上电前检查与静态测试
- 目视与焊接检查：用放大镜检查有无短路、虚焊、连锡，特别是BGA芯片底部和密集的0402电容电阻。
- 电源对地阻值测试：在不上电的情况下，用万用表二极管档或电阻档，测量每一路电源（CVDD, DVDD等）对地的正向电阻。通常应有几百欧姆到几千欧姆的阻值，不会接近短路（几欧姆）。如果发现短路，必须用热风枪或烙铁逐段排查，可能是电容击穿或焊接短路。
- 关键引脚电压测试（未上电）：测量Boot模式配置引脚、复位引脚的电平，确认与原理图设计一致。
5.2 逐步上电与电源测试
- 单路电源上电：如果可能，使用可编程电源，先只给一路电源（如3.3V DVDD）上电，缓慢调高电压，同时用电流表监视电流。电流应平稳上升，无突然跳动。测量各电源芯片的输出电压是否准确。
- 时序验证：使用多通道示波器，同时抓取各路电源的上电波形。验证上电顺序是否符合要求（如DVDD先于CVDD上升）。观察电压上升是否平滑，有无过冲或振荡。
- 全电源上电：所有电源正常后，测量DSP各电源引脚的电压是否达标。用热成像仪或手触摸检查有无异常发热的芯片。
5.3 时钟与复位信号测试
- 时钟测试：用示波器测量输入时钟（CLKIN）引脚。检查频率是否准确，波形是否干净（方波上升/下降沿陡峭，无振铃），幅度是否达到要求（通常为CMOS电平）。
- 复位信号测试：测量DSP的RESET引脚。上电后，应能看到一个清晰的低电平脉冲（通常>200ms），然后稳定在高电平。按下手动复位按钮时，应能再次看到低电平脉冲。
5.4 JTAG连接与基础调试
这是检验DSP是否“活着”的关键一步。
- 连接仿真器：使用XDS510或XDS560仿真器连接板载JTAG口。确保仿真器驱动已安装。
- 启动CCS（Code Composer Studio）：新建一个针对C672x的Target Configuration。
- 扫描JTAG链：在CCS中执行“Scan JTAG Chain”。如果成功，应该能识别到DSP的IDCODE。如果失败，检查：
- 仿真器与板卡连接是否牢固。
- 板卡是否已供电。
- JTAG信号线（特别是TCK, TMS）是否连通。
- TRST引脚电平是否为低（允许仿真）。
- 连接与寄存器访问：成功扫描后，连接目标板。尝试读取一个核心寄存器（如A4）。如果能成功读取（显示一个非零的随机值或0），说明JTAG通信和DSP内核基本正常。
- 简单内存访问：在CCS的内存浏览器中，尝试读写一段片上RAM（L2 SRAM）的地址。例如，向0x1180 0000地址写入0x12345678，再读回验证。这一步验证了存储器的基本访问功能。
5.5 外设初步测试与常见问题排查
在程序跑起来之前，可以利用CCS的寄存器配置功能，对外设进行简单测试。
5.5.1 GPIO测试如果板上有连接LED的GPIO引脚，可以尝试配置其为输出，并控制其高低电平，观察LED是否闪烁。这验证了I/O电源和基本引脚控制功能。
5.5.2 EMIF初始化与内存测试这是硬件调试的一大重点。在CCS中，手动配置EMIF控制寄存器（如CE空间控制寄存器、SDRAM控制寄存器），按照你所连接的内存芯片（如MT48LC4M32）的数据手册设置时序参数（如RAS, CAS延迟，刷新周期等）。然后，编写一个简单的内存测试脚本（或在CCS中使用内存填充/校验功能），对连接的外部SDRAM进行全地址空间的读写校验。常见的失败原因有：
- 时序参数错误：这是最普遍的。需要仔细对照DSP的EMIF时序要求和SDRAM芯片的时序要求，计算并设置正确的值。IBIS模型仿真在这里很有帮助。
- 布线问题：等长没做好，阻抗不连续，导致信号质量差，在高速下出错。可以用示波器测量数据线和时钟线的眼图。
- 电源噪声：SDRAM的电源不干净。检查SDRAM电源引脚处的纹波是否过大。
5.5.3 时钟与PLL配置通过配置PLL控制器寄存器，将输入时钟倍频到所需的内核时钟和外围模块时钟。配置后，可以尝试读取PLL状态寄存器，确认是否锁定（LOCK位为高）。也可以使用CCS的时钟树视图工具来验证。
6. 设计检查清单与调试经验实录
以下是我在实际项目中总结的检查清单和问题排查记录，比官方文档更“接地气”。
6.1 设计阶段自查清单（原理图与PCB）
- [ ]电源部分：
- 所有电源芯片的输出电压、最大电流是否满足要求并有余量？
- 电源时序控制电路是否经过仿真或严格计算？（特别是使用分立电源时）
- 每路电源入口是否有大容量储能电容（如100uF）？
- DSP每个电源引脚附近是否有至少一个0402封装的0.1uF去耦电容？BGA底部中心区域的电源引脚是否安排了足够的去耦电容？
- 复位监控芯片的阈值电压和复位脉宽是否合适？手动复位按钮是否接入？
- [ ]时钟与复位：
- 有源晶振的电源引脚是否有0.1uF和0.01uF电容并联去耦？
- 时钟信号线是否短直，并用地线包围？
- DSP的复位输入引脚是否有对地滤波电容（如0.1uF）？
- [ ]Boot与JTAG：
- Boot模式配置电阻的值和连接方式是否正确？是否预留了更改的余地？
- JTAG接口的TMS、TDI是否上拉，TCK是否下拉？TRST是否已下拉？
- JTAG信号线是否串联了匹配电阻（22Ω或33Ω）以改善信号质量？（长距离传输时尤其需要）
- [ ]PCB布局：
- 去耦电容是否真的“靠近”电源引脚？（优先BGA背面，次之同层最近处）
- 高速信号线（EMIF、McASP时钟）是否做了等长和阻抗控制？
- 是否有完整、未分割的地平面作为主要参考层？
- 电源平面分割是否合理？高速信号线是否跨越了分割间隙？
6.2 调试阶段问题排查速查表
| 现象 | 可能原因 | 排查步骤 |
|---|---|---|
| 上电无反应，电流极小 | 1. 电源未接通或短路保护 2. 核心电源芯片使能信号错误 3. 主时钟未起振 | 1. 检查电源输入电压，测量各电源对地阻值排除短路。 2. 测量电源芯片EN引脚电平，确认其已使能。 3. 用示波器测量晶振输出引脚。 |
| 上电电流过大（发烫） | 1. 电源短路（最常见） 2. 芯片损坏 3. 电源时序严重错误导致闩锁 | 1. 立即断电！用热成像仪定位发热点。 2. 逐一断开各电源支路，定位短路网络。 3. 重点检查BGA焊接、去耦电容。 |
| JTAG无法连接 | 1. 仿真器或驱动问题 2. JTAG信号线连接错误 3. TRST引脚电平不对 4. DSP未正确复位或供电 | 1. 换一个仿真器或端口试试。 2. 用万用表检查JTAG接头到DSP引脚的通断。 3. 确认TRST为低电平（0V）。 4. 测量DSP的电源和复位信号是否正常。 |
| CCS可连接，但无法读写内存 | 1. PLL未配置或未锁定，内核未运行 2. EMIF初始化不正确 3. 外部存储器硬件故障 | 1. 检查并配置PLL，确认LOCK位为1。 2. 核对EMIF寄存器配置，特别是时序参数。 3. 测量存储器芯片的电源、时钟和片选信号。 |
| 系统运行不稳定，偶尔死机 | 1. 电源纹波过大 2. 时钟信号抖动大 3. 散热不良导致芯片过热降频或复位 4. SDRAM时序余量不足 | 1. 用示波器AC耦合测量电源引脚上的高频噪声。 2. 测量时钟信号的抖动和眼图。 3. 监测芯片表面温度。 4. 放宽SDRAM时序参数试一下。 |
| McASP音频有噪声或断断续续 | 1. 时钟抖动（Jitter）过大 2. 音频地线设计不合理，引入噪声 3. 代码中缓冲区处理不当 | 1. 测量McASP主时钟（MCLK）的抖动。 2. 检查模拟音频部分是否采用星型单点接地，并与数字地通过磁珠单点连接。 3. 使用示波器查看McASP数据信号是否完整。 |
6.3 来自现场的调试心得
- 示波器是你的最佳伙伴：不要只相信逻辑分析仪。对于电源纹波、时钟质量、复位毛刺这类模拟问题，一台带宽足够的示波器（至少100MHz）必不可少。测量电源纹波时，要用示波器的带宽限制功能（20MHz），并使用接地弹簧针而非长长的地线夹。
- 先静态，后动态：永远先在不加电的情况下检查短路和基本连接。上电后，先确保所有电源和时钟都正常，再尝试连接JTAG和运行程序。
- 分而治之：遇到复杂问题，把系统分解。先确保最小系统（电源、时钟、复位、JTAG）工作，再逐个使能外设。可以通过CCS的寄存器工具手动配置外设，而不是一上来就跑完整的固件。
- 善用IBIS模型进行前仿真：在PCB投板前，使用HyperLynx或Sigrity等工具，结合DSP和存储器的IBIS模型，对关键高速总线（如EMIF）进行信号完整性前仿真。这能提前发现潜在的过冲、振铃或时序问题，比后期用示波器抓问题成本低得多。
- 文档版本管理：务必使用芯片数据手册和勘误表（Silicon Errata）的最新版本。TI会不定期更新，旧版本中的信息可能不准确，特别是关于某些引脚功能或时序的描述。
硬件设计是一个不断权衡和折衷的过程。没有“完美”的设计，只有“足够好”且经过充分验证的设计。对于C672x这样的高性能DSP，耐心、细致的规划和测试，是项目成功的唯一捷径。希望这份融合了官方指南和实战经验的总结，能帮你更从容地应对下一次DSP硬件设计挑战。
