1. AM1806 EDMA3控制器架构与核心原理在嵌入式系统开发中CPU常常被大量、重复的数据搬运任务所拖累比如从ADC读取采样数据到内存或者将图像缓冲区的内容发送到LCD显示屏。这种“搬运工”的工作不仅枯燥而且严重消耗了CPU本应用于执行核心算法和业务逻辑的宝贵周期。AM1806处理器集成的增强型直接内存访问控制器也就是EDMA3就是为了彻底解放CPU而生的专用数据搬运引擎。你可以把EDMA3想象成一个高度专业化、拥有独立“大脑”和“手脚”的物流中心。CPU只需要像下达订单一样告诉EDMA3“把A仓库源地址的X件货物数据量按照某种规则地址递增/递减/固定搬到B仓库目的地址。” 之后EDMA3就会独立完成整个分拣、打包、运输、卸货的全过程期间CPU可以完全不管去处理其他更重要的任务。只有当整批货物搬运完毕或者中途出现异常时EDMA3才会通过“电话”中断通知CPU“任务完成”或“出现状况”。AM1806的EDMA3控制器在架构上分为两大核心部分通道控制器和传输控制器。通道控制器负责“接单”和“调度”它管理着多达64个传输通道分为两个通道控制器各32个通道每个通道都可以独立响应一个特定的事件比如UART收到一个字节、定时器时间到、或者GPIO引脚的电平变化。当这些硬件事件发生时就相当于给EDMA3下达了一个启动传输的“指令”。通道控制器会立刻将这个事件对应的传输任务参数从自己的“任务清单”参数RAMPaRAM中取出然后派发给空闲的“搬运工”——传输控制器。传输控制器是真正的“执行者”它拥有独立的总线接口能够直接操作内存和外设的数据端口高效地执行数据搬移。AM1806通常配置了多个传输控制器可以并行处理多个传输任务从而实现极高的数据吞吐率。这种“事件触发、参数化、并行执行”的机制是EDMA3高效性的基石。1.1 核心概念参数集与传输维度理解EDMA3最关键的是理解其参数化的传输描述方式。一次DMA传输的所有信息都被封装在一个称为“参数集”的数据结构中。这个参数集包含8个32位字定义了传输的方方面面OPT选项传输的“总开关”和“模式选择器”。这里配置传输的同步类型是外设事件触发一次搬一个数组还是手动触发一次搬完所有数据、源/目的地址的更新方式、中断使能、链接触发等高级功能。SRC/DST源/目的地址数据搬运的起点和终点。A/B/CNTA计数、B计数这定义了EDMA3独特的三维传输模型。这是它比传统单地址递增DMA强大得多的地方。A计数一次同步事件触发后连续传输的“单元”个数。例如从ADC FIFO寄存器读取数据一次事件ADC转换完成可能对应读取一个16位的数据那么A计数就是1。B计数一个“帧”中包含多少个这样的“A计数”传输组。传输完B组数据后源和目的地址会根据SRC/DST_BIDXB索引进行跳变。C计数一个“块”中包含多少个这样的“帧”。传输完C帧数据后源和目的地址会根据SRC/DST_CIDXC索引进行跳变。举个例子你需要将摄像头传感器假设接口类似并口采集的一幅320x240的灰度图像每个像素1字节搬运到SDRAM中的一块连续区域。你可以这样配置A计数 1一次同步事件如像素时钟搬运1个字节。B计数 320一行有320个像素。C计数 240一帧图像有240行。SRC_BIDX 1每搬运一个像素源地址摄像头数据寄存器固定不变因为是同一个寄存器。DST_BIDX 1每搬运一个像素目的地址SDRAM递增1字节。DST_CIDX (320 - 240*1)这是一个简化实际上需要计算行末到下一行首的地址偏移。假设SDRAM中图像是连续存放的那么每完成一行B计数地址已经递增了320要开始下一行不需要额外偏移所以DST_CIDX可以设为0。更复杂的非连续存储则需要计算这个值。这样EDMA3只需要被第一个像素时钟事件触发它就会自动完成整幅320x240图像的搬运期间CPU无需干预。这就是三维传输的威力。1.2 同步事件与通道映射EDMA3的通道必须与具体的事件源绑定才能被触发。AM1806的数据手册提供了详细的映射表。例如EDMA0通道控制器0的事件0映射到McASP0的接收事件事件8映射到UART0的接收事件。这意味着当McASP0收到一个数据时会自动触发EDMA0通道0启动传输当UART0收到一个字节时会自动触发EDMA0通道8。配置一个通道的基本流程如下分配参数集在参数RAM中找到一个空闲的参数集共128组填写上述的8个参数。配置通道映射将特定的硬件事件如UART0_RX映射到一个EDMA通道如通道8。这通过写DMAQNUMx等寄存器来配置事件队列。使能通道事件在相应通道控制器的EER事件使能寄存器中将对应通道的位设为1允许该通道响应事件。等待与执行当UART0接收到数据硬件产生事件EDMA3自动从参数集中读取该通道的配置启动传输。注意AM1806有两个EDMA通道控制器EDMA0CC0和EDMA1CC0它们的地址空间不同事件映射也不同。EDMA1CC0的事件多与定时器、GPIO Bank 6-8等相关。编程时务必查阅数据手册确认你使用的外设事件对应哪个控制器的哪个通道。2. EDMA3寄存器详解与关键配置流程面对数据手册中长长的寄存器列表初学者容易感到无从下手。实际上对于大多数应用我们只需要关注其中几类关键的寄存器。下面我将以EDMA0通道控制器0为例拆解核心寄存器的功能并给出一个具体的UART数据接收DMA配置流程。2.1 核心寄存器分类解析EDMA3的寄存器大致可分为全局配置、通道控制、传输状态和参数RAM四大类。全局配置寄存器PID外设识别寄存器用于识别控制器版本通常只读。CCCFG通道控制器配置寄存器可以配置传输控制器的数量、参数RAM大小等全局信息通常上电后由启动代码配置一次应用层很少改动。通道控制寄存器这是配置的重点 这些寄存器通常有“影子区域”的概念即同一功能的寄存器在全局区域地址如0x01C0 1000和多个影子区域如0x01C0 2000,0x01C0 2200都有副本。这是为了支持多核或不同优先级任务安全地访问DMA通道。对于单核简单应用使用全局区域即可。ER (Event Register)事件寄存器。某位为1表示对应通道有事件发生等待处理或正在处理。EER (Event Enable Register)事件使能寄存器。某位写1使能对应通道的事件响应。这是开启通道的“开关”。ECR/ESR (Event Clear/Set Register)事件清除/设置寄存器。向ECR某位写1可以手动清除ER中的对应事件标志向ESR写1可以手动设置事件标志用于软件触发DMA。CER (Chained Event Register)链式事件寄存器。用于配置一个传输完成后自动触发另一个通道的事件实现复杂的传输链。IER/IECR/IESR (Interrupt Enable Register/Clear/Set)中断使能寄存器。控制当一次传输可能是整个三维传输完成完成后是否向CPU产生中断。QER/QEERQDMA事件相关寄存器。QDMA是另一种更快速的、通过写特定触发字来启动的DMA方式适用于对延迟极其敏感的场景本文不深入讨论。参数RAM (PaRAM) 这不是传统意义上的寄存器而是一块专用的内存区域地址0x01C0 4000-0x01C0 4FFF用于存储128个参数集。每个参数集占32字节8个字。对DMA的编程本质上就是对这块内存的编程。你需要计算好参数集的索引然后将8个参数OPT, SRC, A_B_CNT等依次写入对应的地址偏移处。2.2 实战配置为UART0接收配置EDMA假设我们需要用EDMA来处理UART0的串口数据接收将接收到的数据自动存放到一个大小为256字节的循环缓冲区中。步骤1硬件与映射确认查表可知UART0接收事件对应EDMA0通道控制器0的事件8。我们假设使用通道8。步骤2参数集计算与填充我们选择一个空闲的参数集例如参数集0地址从0x01C0 4000开始。源地址 (SRC)UART0的接收数据寄存器地址。假设为0x01C2 1000需查具体手册确认。目的地址 (DST)我们定义的循环缓冲区首地址例如0x8000 0000。A_B_CNTACNT 1 (一次事件传输1个字节)BCNT 256 (我们的缓冲区大小也是我们希望DMA在搬完256字节后通知我们)SRC_DST_BIDXSRCBIDX 0 (源地址是UART固定寄存器每次读后地址不变)DSTBIDX 1 (目的地址是内存每存一个字节后地址1)LINK_BCNTRLDLINK 0xFFFF (或指向自己的参数集地址实现循环)。更常见的做法是在传输完成中断中手动重置目的地址到缓冲区开头并重新使能DMA。BCNTRLD 256 (当B计数重载时重新装载的值通常等于BCNT)。SRC_DST_CIDX对于一维传输C计数为1CIDX设为0。CCNTC Count 1。OPT (选项字)这是最复杂的。我们需要配置TCINTEN 1使能传输完成中断当BCNT*CCNT个元素传输完。ITCINTEN 1使能中间传输完成中断可选当BCNT个元素传输完即每“帧”完成。TCCHEN 0禁用传输完成链接触发我们先不用链式。ITCCHEN 0禁用中间完成链接触发。TCC 8传输完成码设为8这个值会出现在中断状态寄存器中用于识别是哪个通道完成。SYNCDIM 0A同步。即每次事件触发传输ACNT个元素这里ACNT1即一个字节。DSTAMODE INCR目的地址模式为递增。SRCAMODE CONST源地址模式为固定。将上述计算出的值按照参数集的内存布局依次写入。步骤3通道映射与使能将事件8映射到通道8。这通常由系统初始化代码完成可能需要配置DMAQNUMx寄存器将事件8放入某个队列。默认映射往往是固定的但需要确认。在全局事件使能寄存器EER地址0x01C0 1020中将bit 8置1使能通道8的事件响应。在全局中断使能寄存器IER地址0x01C0 1050中将bit 8置1使能通道8的传输完成中断。步骤4启动与运行当UART0接收到第一个字节时硬件自动产生事件8。EDMA3控制器检测到该事件且通道8已使能便会从参数集0中加载参数执行传输从0x01C2 1000读取一个字节写入0x8000 0000然后根据DSTBIDX将目的地址加1并等待下一个事件。 当第256个字节传输完成即完成了BCNT256次A同步传输由于TCINTEN1且TCC8EDMA3会置位中断标志。CPU在中断服务程序中可以知道缓冲区已满进行数据处理并可将目的地址重置回0x8000 0000清除中断标志让DMA继续工作。实操心得在调试EDMA时一个非常有效的办法是先使用手动触发Manual Trigger。即不使能硬件事件EER中对应位为0而是在配置好所有参数后通过写ESR事件设置寄存器的对应位为1来软件触发一次DMA传输。通过观察目的内存区域的数据变化可以快速验证参数集配置、地址、计数是否正确排除了硬件事件产生的不确定性极大降低了初期调试难度。3. EMIFA接口连接外部存储器的桥梁AM1806的EMIFA是一个灵活的外部存储器接口它主要面向异步存储器如NOR Flash、NAND Flash、异步SRAM同时也支持SDRAM。它的价值在于为处理器提供了扩展存储空间和连接特定存储设备的能力比如从NOR Flash启动、通过NAND Flash存储大量数据、用SRAM作为高速数据缓冲区等。EMIFA接口在物理上提供了一组复用信号线地址线EMA_A[22:0]、16位数据线EMA_D[15:0]、字节使能EMA_WE_DQM[1:0]、以及多个片选信号EMA_CS[5:2]用于异步设备EMA_CS[0]专用于SDRAM。其核心是可编程的时序控制器能够通过配置寄存器生成符合各种异步存储器或SDRAM时序要求的控制波形。3.1 异步存储器支持与配置要点EMIFA对每个异步片选CS2-CS5都有一套独立的时序参数寄存器CE2CFG-CE5CFG。你需要根据所连接存储器的数据手册来配置这些参数。关键参数包括读周期时序Read Setup (RS)片选/地址有效到读使能EMA_OE有效之间的时钟周期数。Read Strobe (RST)读使能EMA_OE有效的时钟周期数即脉冲宽度。Read Hold (RH)读使能无效后地址/片选保持有效的时钟周期数。写周期时序Write Setup (WS)片选/地址/数据有效到写使能EMA_WE有效之间的时钟周期数。Write Strobe (WST)写使能EMA_WE有效的时钟周期数。Write Hold (WH)写使能无效后数据/地址保持有效的时钟周期数。总线翻转时间 (TA)在读写操作切换时数据总线方向改变所需等待的周期数防止总线冲突。数据总线宽度可配置为8位或16位。扩展等待 (EW)如果存储器需要更长的访问时间可以启用扩展等待功能并通过EMA_WAIT输入信号让EMIFA延长 strobe 周期。配置示例连接一个16位、读访问时间为70ns的NOR Flash到CS2。假设EMIFA时钟EMA_CLK配置为100MHz周期E10ns。计算读时序为了满足70ns的读访问时间我们需要RST * E 70ns。RST至少需要7个周期70ns。为了留有余量可以设为8个周期80ns。设置参数根据Flash数据手册假设其需要的地址建立时间t_AS为10ns保持时间t_AH为5ns。RS(Read Setup)t_AS / E 10ns / 10ns 1 至少设为1可设为2以增加余量。RST(Read Strobe)计算为8。RH(Read Hold)t_AH / E 5ns / 10ns 0.5 向上取整至少为1。写入寄存器将计算出的RS2,RST8,RH1以及总线宽度EW16等配置值写入CE2CFG寄存器。3.2 SDRAM支持与初始化序列尽管EMIFA主要面向异步设备但AM1806的EMIFA也支持连接标准的16位SDRAM。它使用专用的片选EMA_CS[0]和SDRAM控制信号EMA_RAS,EMA_CAS,EMA_WE。支持的SDRAM配置包括1/2/4个Bank8/9/10/11位列地址以及CAS Latency为2或3。配置SDRAM相对复杂因为它需要一个严格的上电初始化序列。EMIFA控制器可以自动完成这个序列但需要你正确配置几个关键寄存器SDCR(SDRAM Configuration Register)配置SDRAM的基本参数如数据总线宽度16位、Bank数量NBM、行列地址宽度CL、CAS延迟CL等。这些参数必须与你焊接的SDRAM芯片完全一致。SDTIMR(SDRAM Timing Register)配置SDRAM的时序参数这是性能与稳定性的关键。包括T_RFC自动刷新周期时间。T_RP预充电命令周期时间。T_RCD行到列延迟时间。T_WR写恢复时间。T_RAS行有效到预充电时间。这些时间参数都需要根据SDRAM芯片的数据手册和EMIFA的运行时钟频率EMA_CLK来计算成时钟周期数后填入。SDRCR(SDRAM Refresh Control Register)配置刷新速率。SDRAM需要定期刷新以保持数据。你需要根据时钟频率和SDRAM的刷新要求通常是每64ms刷新8192行来计算刷新计数器值RR。初始化流程 上电后在配置好上述寄存器后向SDCR寄存器中的SDCR.INIT位写1即可启动EMIFA内部的SDRAM初始化状态机。控制器会依次执行等待至少200us的稳定期通常由软件延时或定时器保证。发送预充电所有Bank命令。发送多个通常为2个或更多自动刷新命令。发送模式寄存器设置命令将CAS延迟、突发长度等参数写入SDRAM芯片。初始化完成SDCR.INIT位自动清零SDRAM进入正常工作状态。注意事项SDRAM的时序配置非常敏感错误的参数会导致随机读写错误且难以调试。务必使用芯片厂商提供的时序计算工具或Excel表格输入芯片型号、时钟频率、电压等级来计算出准确的T_RFC、T_RP等参数值。不要凭感觉估算。此外PCB布局布线对SDRAM稳定性影响巨大需严格遵循等长、阻抗控制等设计规则。4. EMIFA寄存器详解与SDRAM配置实例让我们深入几个关键的EMIFA寄存器并通过一个具体的SDRAM配置实例将理论转化为实践。4.1 关键寄存器解析SDCR(SDRAM配置寄存器)SDCR.PAGESIZE页大小。必须与SDRAM芯片的列地址数匹配。例如列地址为10位A0-A9则页大小为2^10 1024。SDCR.IBANK内部Bank数。对应SDRAM芯片的Bank数量1, 2, 4。SDCR.CASLCAS延迟。设置为2或3与SDRAM芯片规格和时钟频率匹配。频率越高通常需要更大的CAS延迟。SDCR.SDRAMENSDRAM使能位。必须置1以使能SDRAM接口。SDCR.INIT初始化触发位。写1启动初始化序列。SDTIMR(SDRAM时序寄存器)SDTIMR.T_RFC以时钟周期数表示的tRFC时间。tRFC是自动刷新周期时间典型值在66-120ns之间。例如100MHz时钟下若tRFC66ns则T_RFC ceil(66ns / 10ns) 7。SDTIMR.T_RP预充电命令周期时间tRP。SDTIMR.T_RCD行到列延迟tRCD。SDTIMR.T_WR写恢复时间tWR通常等于2个周期。SDTIMR.T_RAS行有效时间tRAS。SDRCR(SDRAM刷新控制寄存器)SDRCR.RR刷新速率计数器。计算公式为RR (刷新间隔时间 / 时钟周期) - 1。其中刷新间隔时间 64ms / 8192 7.8125us。在100MHz下RR ceil(7.8125us / 10ns) - 1 780。CE2CFG-CE5CFG(异步配置寄存器)以CE2CFG为例其位域直接对应时序参数TA总线翻转时间。R_SETUP/W_SETUP读/写建立时间。R_STROBE/W_STROBE读/写选通时间。R_HOLD/W_HOLD读/写保持时间。EW扩展等待使能。SS选通选择0片选与输出使能/写使能同步1片选始终有效。4.2 SDRAM配置实战连接一片64Mb SDRAM假设我们使用一片Micron MT48LC4M16A2TG-754M x 16bit 64Mb的SDRAM芯片连接到AM1806的EMIFA接口目标运行频率为100MHz。步骤1查阅芯片手册获取关键参数组织4 Banks 行地址A0-A11 (12位) 列地址A0-A8 (9位) 页大小512。关键时序-75表示75MHz我们在100MHz下需满足更严苛要求这里取更快的值或计算tRAS 42ns(最小)tRP 18nstRCD 18nstRFC 66nsCL 2(在100MHz下CAS Latency2可能临界需看芯片是否支持或降频使用。假设支持CL2)。tWR 2个时钟周期(通常固定)步骤2计算时钟周期数时钟周期T 1 / 100MHz 10ns。T_RFC ceil(66ns / 10ns) 7T_RP ceil(18ns / 10ns) 2T_RCD ceil(18ns / 10ns) 2T_RAS ceil(42ns / 10ns) 5(必须满足最小值通常设置比最小值大一些如6)T_WR 2(固定通常为2)步骤3配置寄存器假设EMIFA基地址为0x6800 0000。// 定义寄存器指针 volatile uint32_t *emifa_sdcr (uint32_t*)(0x68000008); volatile uint32_t *emifa_sdtimr (uint32_t*)(0x68000020); volatile uint32_t *emifa_sdrcr (uint32_t*)(0x6800000C); // 1. 配置SDCR // PAGESIZE 512 - 0x1 (具体查寄存器位域定义) // IBANK 4 Banks - 0x2 // CASL 2 - 0x2 // 数据宽度16位 SDRAM使能 uint32_t sdcr_val (0x1 8) | (0x2 6) | (0x2 4) | (0x1 1) | (0x1 0); *emifa_sdcr sdcr_val; // 2. 配置SDTIMR // T_RFC7, T_RP2, T_RCD2, T_WR2, T_RAS6 uint32_t sdtimr_val (7 24) | (2 20) | (2 16) | (2 12) | (6 8); // 其他位如T_RC等也需设置此处简化 *emifa_sdtimr sdtimr_val; // 3. 配置SDRCR (刷新率) // RR 780 *emifa_sdrcr 780; // 4. 执行SDRAM初始化序列 // 向SDCR的INIT位写1 *emifa_sdcr | (1 31); // 假设INIT是bit31 // 5. 等待初始化完成 (轮询INIT位变为0) while (*emifa_sdcr (1 31)) { // 空循环等待 }步骤4验证与测试初始化完成后最简单的验证方法是进行内存读写测试。向SDRAM的起始地址例如0x80000000具体映射地址需查AM1806内存映射表写入一个已知的模式如0xAA55AA55然后读回比较。可以进行多种模式的测试递增地址写入/读取。写入全0、全1。进行多次读写确保稳定性。避坑指南SDRAM配置失败最常见的原因是时序参数计算错误或PCB信号完整性问题。如果读写测试不稳定时而正确时而错误首先尝试降低EMIFA时钟频率例如从100MHz降到80MHz看问题是否消失。如果问题依旧重点检查电源与去耦SDRAM的VDD和VDDQ电源是否干净、稳定每个电源引脚附近是否有足够且容值合适的退耦电容时钟信号EMA_CLK差分对是否等长走线是否远离噪声源数据/地址/控制线是否做了适当的端接特别是较高频率时走线长度是否大致匹配以避免严重的时序偏移VREF电压DDR2/mDDR需要精确的VREF电压通常是VDDQ/2分压电阻精度是否足够1%滤波电容是否靠近VREF引脚5. 常见问题排查与调试技巧在实际项目中EDMA和EMIFA的调试往往是难点。下面分享一些我踩过坑后总结的排查思路和技巧。5.1 EDMA传输不启动或数据错误现象配置了EDMA但外设事件发生后数据没有搬运或者搬运的数据是错的。排查步骤确认事件是否产生首先不使用DMA用查询或中断方式确认外设如UART本身能正常工作并产生数据。这是基础。检查参数集配置地址源地址和目的地址是否绝对正确特别是外设寄存器地址务必使用芯片手册中的绝对地址而不是外设模块的偏移地址。目的地址是否是可写的内存区域计数ACNT、BCNT、CCNT的值是否符合预期一个常见的错误是ACNT设置成了字节数但外设数据宽度是16位或32位导致地址错位。索引SRCBIDX和DSTBIDX设置是否正确对于外设固定寄存器SRCBIDX通常为0对于内存缓冲区DSTBIDX通常为元素大小1, 2, 4。OPT选项SYNCDIM设置对吗DSTAMODE和SRCAMODE呢TCINTEN是否使能了中断检查通道映射与使能你使用的事件号是否确实映射到了你编程的通道查表确认。EER寄存器中对应通道位是否置1IER寄存器中断是否使能使用手动触发调试如前所述屏蔽硬件事件在代码中通过写ESR寄存器手动触发一次DMA。观察目的地址的数据。这是隔离硬件事件问题、验证参数集最直接的方法。检查中断与完成状态如果使能了传输完成中断进入中断服务程序了吗检查中断控制器配置。在中断服务程序中读取IPR中断挂起寄存器和CCERR错误寄存器看是否有错误标志被置位。内存一致性如果源或目的地址位于缓存Cache区域必须考虑缓存一致性问题。在DMA传输前如果CPU写过目的缓冲区需要清理Clean缓存确保数据已写回内存。在DMA传输完成后如果CPU要读取源缓冲区需要无效Invalidate缓存确保从内存读取最新数据。对于AM1806可能需要使用CP15协处理器指令或相关库函数来操作Cache。5.2 EMIFA接口存储器访问失败现象CPU访问连接在EMIFA上的存储器如NOR Flash时读回的数据全为0xFF或0x00或者直接导致总线错误。排查步骤硬件连接检查电源和地用万用表测量存储器芯片的VCC和GND引脚电压是否正常、稳定。片选信号用示波器测量EMA_CSx信号在访问期间是否有效拉低。如果没有检查地址映射和寄存器配置确保访问的地址落在了该片选的空间范围内。控制信号测量EMA_OE读或EMA_WE写信号是否有脉冲。时序配置检查计算是否准确根据存储器数据手册的tRC、tCE、tOE等时间参数重新计算RS、RST、RH等值并考虑EMIFA时钟频率。务必留出足够的余量特别是在较高频率或较低电压下。启用扩展等待如果存储器访问较慢尝试在配置寄存器中使能扩展等待EW位并将MEWC最大等待周期设为一个较大的值同时将存储器的READY/BUSY信号连接到EMA_WAIT引脚。SDRAM特定问题初始化失败确保在执行初始化序列写SDCR.INIT前已经正确配置了SDCR、SDTIMR、SDRCR。初始化后可以尝试读取SDRAM厂商ID通过MRR命令需特定操作来验证通信是否正常。随机比特错误这通常是信号完整性或时序余量不足的典型表现。使用示波器测量时钟和数据信号的波形检查是否有过冲、振铃、边沿过于缓慢。检查PCB布线是否满足时序要求时钟与数据/地址/控制信号的飞行时间差。降低频率测试将EMIFA时钟频率降低一半例如从100MHz降到50MHz如果问题消失则基本确定是时序或信号完整性问题。5.3 性能优化与进阶技巧EDMA链式传输与乒乓缓冲对于连续数据流如音频采集可以配置两个EDMA参数集Set A和Set B并设置链接触发。当Set A的传输完成时自动触发加载并启动Set B的参数同时产生中断通知CPU处理Set A对应的缓冲区。CPU处理完后重新链接Set A。如此循环实现“乒乓”操作实现零开销的连续数据传输。EMIFA带宽优化对于异步设备在满足时序的前提下尽可能减小RS、RST、RH等参数缩短单次访问时间。对于SDRAM充分利用其突发传输特性。AM1806的EMIFA SDRAM控制器支持突发长度为8。确保你的内存访问模式特别是EDMA访问是顺序的以利用突发传输带来的高带宽。合理配置SDRAM的刷新率SDRCR.RR在保证数据不丢失的前提下降低刷新带来的带宽占用。使用TI的CSL库德州仪器提供了芯片支持库其中包含EDMA3和EMIFA的驱动函数和示例。虽然直接操作寄存器能带来最深刻的理解但在实际项目开发中使用经过验证的库函数可以大大提高开发效率和代码可靠性避免在寄存器位域操作上犯错。
