TMS320C674x DSP外设实战：MMC/SD、EMAC与McASP配置详解

1. 项目概述与核心价值

在嵌入式DSP系统的开发中，外设控制器是连接芯片内部强大算力与外部物理世界的桥梁。很多工程师在项目初期，往往将精力集中在算法优化和核心逻辑上，而对外设的深入理解和配置感到棘手，尤其是面对像德州仪器（TI）TMS320C674x系列这样功能丰富的高性能DSP。我手头这份关于TMS320C6745和C6747的官方外设手册节选，虽然看起来是冰冷的寄存器列表和时序图，但它恰恰是打通DSP与存储卡、网络、音频设备等外部组件通信的“密码本”。今天，我就结合自己多年在工业控制和音频处理项目中使用C674x系列DSP的经验，来详细拆解其中三个关键外设：MMC/SD控制器、以太网媒体访问控制器（EMAC）以及多通道音频串行端口（McASP）。我的目标不是照本宣科地翻译数据手册，而是带你理解这些控制器为何这样设计，在实际项目中如何配置它们，以及如何避开那些手册里没明说、但实践中一定会遇到的“坑”。

对于嵌入式开发者而言，无论是实现设备的数据日志存储、通过网络进行远程监控和升级，还是处理多通道的音频采集与回放，这三个外设几乎构成了一个完整嵌入式系统的“五官”和“四肢”。MMC/SD控制器负责与海量、可移动的存储介质打交道；EMAC让设备接入局域网甚至互联网，实现数据交互；McASP则为高保真、多声道的音频应用提供了专业级的接口。理解它们的寄存器映射、工作模式和时序要求，意味着你能从“芯片能做什么”的层面，跃升到“如何让芯片高效、稳定地完成特定任务”的层面。这份手册节选提供了最底层的硬件信息，而我将在此基础上，补充协议原理、配置流程、驱动设计思路以及实战调试技巧，希望能为你后续的项目开发铺平道路。

2. MMC/SD控制器深度解析与实战配置

MMC/SD卡因其体积小、容量大、接口简单而成为嵌入式系统中最常见的存储方案之一。TMS320C6745/6747内置的MMC/SD控制器是一个高度集成的硬件模块，它替你完成了最复杂的底层协议处理，我们只需要通过配置寄存器来“告诉”它如何工作。

2.1 控制器特性与协议支持

从手册中我们可以看到，这个控制器支持MMC4.0、SD物理层规范1.1以及SDIO 2.0。这是一个非常重要的信息点，它决定了你的系统能兼容哪些类型的卡。MMC（MultiMediaCard）是一种较老的协议；SD（Secure Digital）是目前的主流，它又分为标准容量（SDSC， <=2GB）、高容量（SDHC， 2GB-32GB）和扩展容量（SDXC， 32GB-2TB）；而SDIO（Secure Digital Input Output）则允许SD卡槽用于连接Wi-Fi、蓝牙、GPS等模块。

注意：手册明确提到“The C6745/6747 MMC/SD Controller does not support SPI mode.” 这一点至关重要！许多微控制器（如STM32）的SDIO接口都支持SPI模式，这是一种用软件模拟的、简单但低速的通信方式。C674x的控制器只支持原生SD/MMC协议模式，这意味着你的驱动开发必须基于更复杂的4位或1位SD总线模式，无法使用简单的SPI库来偷懒。但同时，原生模式的性能也远高于SPI模式。

控制器的几个核心硬件特性直接影响了系统性能：

  1. 可编程时钟频率：最高支持52MHz。这意味着在4位总线模式下，理论数据速率可达208Mbps（52MHz * 4bit）。但在实际配置时，初始化和识别卡阶段必须使用低速时钟（<=400kHz），成功后再切换到高速。
  2. 512位读写FIFO：这是一个64字节的硬件缓冲区。它的存在极大地降低了CPU或DMA的中断频率。例如，在读写一个512字节的SD卡扇区时，如果没有FIFO，CPU可能需要处理512次单字节的中断；有了64字节的FIFO，只需要处理8次中断，大大减轻了系统负担。
  3. 从属EDMA传输能力：这是C674x DSP的杀手锏之一。你可以配置EDMA（增强型直接内存访问）来自动搬运FIFO中的数据到指定内存区域，整个过程无需CPU干预。在需要高速、连续读写（如音频流录制到SD卡）的场景下，启用EDMA可以释放CPU资源用于核心算法处理。

2.2 关键寄存器功能详解与配置流程

面对手册中长长的寄存器列表（MMCCTL, MMCCLK, MMCST0...），我们不需要每一个都死记硬背，但要理解它们的功能分组。下面我以一个典型的SD卡初始化与读写的流程为例，说明关键寄存器的使用：

第一步：时钟与基础控制配置

  • MMCCLK（时钟控制寄存器）：这是配置的起点。你需要设置CLKEN位来使能内部时钟输出，并通过CLKRT字段设置分频系数。计算公式为：MMCSD_CLK频率 = 输入源时钟频率 / (2 * (CLKRT + 1))。例如，输入时钟为100MHz，要得到400kHz的识别频率，CLKRT应设置为(100MHz / (2*400kHz)) - 1 = 124。
  • MMCCTL（控制寄存器）：用于全局控制，如软件复位（SRST位）、总线宽度设置（DW8/DW4位，对应8位/4位模式，SD卡通常用4位）等。上电后应先发一个软复位。

第二步：命令发送与响应接收

  • MMCARGHL（参数寄存器）：存放当前命令的参数，例如对于CMD17（读单块）命令，这里放的是要读取的扇区地址。
  • MMCCMD（命令寄存器）：这是命令发射的“扳机”。写入时，CMDIDX字段放命令索引（如CMD0是0，CMD17是17），DATAPRESENT位指示该命令是否有数据阶段，CMD_TYPE位选择命令类型。写入后控制器会自动将命令和参数发出。
  • MMCRSP01~MMCRSP67（响应寄存器）：命令发出后，卡的响应会存放在这些寄存器中。不同的命令响应长度不同（如CMD2的CID是128位，会占用RSP0-RSP3），需要根据SD协议规范来解析。

第三步：数据传输控制

  • MMCBLEN（块长度寄存器）：设置一次读写操作的数据块长度，通常设为512（0x200），与SD卡标准扇区大小对齐。
  • MMCNBLK（块数量寄存器）：如果是多块读写（CMD18/CMD25），这里设置要连续读写的块数。
  • MMCDRR（数据接收寄存器）/MMCDXR（数据发送寄存器）：在非DMA模式下，CPU通过读写这两个寄存器来搬运FIFO中的数据。当状态寄存器（MMCST0）中的BRR（接收缓冲区就绪）或BWR（发送缓冲区就绪）位被置起时，表明可以读写数据。

第四步：状态与中断管理

  • MMCST0/MMCST1（状态寄存器）：这是调试的“眼睛”。CC位表示命令完成，TC位表示传输完成，ERRI位表示发生了错误。在轮询方式下，你需要不断查询这些位。
  • MMCIM（中断屏蔽寄存器）：如果你希望用中断方式处理事件（如传输完成），可以在这里使能相应的中断位，如传输完成中断（TC位）。
  • MMCTOR/MMCTOD（超时寄存器）：设置命令响应和数据读写的超时时间，防止卡死。超时值需要根据当前时钟频率计算，留出足够余量。

2.3 电气时序考量与PCB设计要点

手册中的表6-32和表6-33以及图6-26到图6-29提供了关键的时序参数。这些数字不是摆设，它们直接关系到你的硬件设计能否稳定工作。

以表6-33的切换特性为例：

  • f(CLK)：工作频率最高52MHz，周期最小约19.2ns。这意味着你的PCB走线必须考虑信号完整性。
  • tW(CLKL)和tW(CLKH)：时钟高低电平最小脉宽均为6.5ns。在52MHz时，半个周期是9.6ns，满足要求，但在极限频率下余量很小。
  • td(CLKL-CMD)：时钟低电平到CMD信号变化的延迟在-4.5ns到2.5ns之间。负的最小值意味着信号变化可能发生在时钟沿之前，这要求接收端（SD卡）有足够的建立时间（tsu）容限。

实操心得与避坑指南：

  1. 上电与电源时序：SD卡对电源时序有要求。必须在卡供电稳定（通常几十毫秒）后，才能开始发送时钟信号。建议在软件初始化流程中，先配置GPIO控制卡电源（如果可控），延时后再初始化MMC/SD控制器时钟。
  2. 引脚上拉电阻：SD总线的CMD和DAT[3:0]线需要上拉电阻（通常10kΩ-100kΩ），以确保在空闲时处于高电平。这是协议要求的，硬件设计时不能省略。
  3. DMA配置陷阱：当使用EDMA搬运FIFO数据时，要特别注意数据宽度和对齐。MMC/SD控制器FIFO是32位宽的，EDMA的源地址应设置为FIFO的数据寄存器地址，并且传输宽度应设置为32位。同时，要配置EDMA在每次传输后，源地址不递增（因为总是从同一个FIFO寄存器读数）。
  4. 错误处理：完善的驱动必须包含错误处理。当状态寄存器显示错误（如ERRI）时，应读取更详细的错误状态，并执行相应的恢复操作，例如复位控制器、重新初始化卡等。对于SDIO设备，错误处理流程可能更复杂。

3. 以太网媒体访问控制器（EMAC）与MDIO模块剖析

在工业物联网和需要网络功能的嵌入式设备中，以太网接口不可或缺。C674x的EMAC控制器提供了一个完整的、符合IEEE 802.3标准的10/100Mbps以太网MAC层解决方案。

3.1 EMAC架构与工作模式解析

手册描述EMAC支持10Base-T和100Base-TX，半双工或全双工，并带有硬件流控制和QoS支持。其架构核心是EMAC控制模块，它作为EMAC/MDIO模块与DSP核心之间的专用接口，负责数据包的DMA传输和中断复用，这是实现高性能网络吞吐的关键。

EMAC通过一个MII（媒体独立接口）或RMII（简化MII）与外部PHY芯片连接。手册图6-30和表6-38、6-39详细描述了RMII的时序。RMII将数据线从MII的4位减少到2位，同时将参考时钟提高到50MHz，减少了引脚数量，是更常用的选择。PHY芯片（如DP83848、LAN8720）负责完成曼彻斯特编码、链路检测、自动协商等物理层工作，而EMAC则专注于MAC层帧的组装、CRC校验、地址过滤等。

核心工作流程：

  1. 发送：CPU或EDMA将待发送的以太网帧数据放入内存缓冲区，并填充一个“发送描述符”。这个描述符包含了数据缓冲区地址、长度、状态等信息。CPU将描述符的地址写入对应的TXnHDP寄存器，EMAC的DMA引擎便会自动获取描述符，并将数据通过内部FIFO和MAC逻辑发送到PHY。
  2. 接收：EMAC的DMA引擎根据RXnHDP寄存器指向的接收描述符链表，将来自PHY的数据包存入指定的内存缓冲区，并更新描述符状态。完成后可触发中断通知CPU。
  3. 管理与统计：MACCONTROL寄存器用于使能发送/接收、设置双工模式等。MACSTATUS寄存器可查询链路状态。庞大的统计寄存器组（RXGOODFRAMES,TXCOLLISION等）为网络性能监控和故障诊断提供了宝贵数据。

3.2 关键寄存器组与驱动层设计

EMAC的寄存器看起来繁多，但可以按功能分类理解：

  • 控制与状态类：TXCONTROL,RXCONTROL,MACCONTROL,MACSTATUS。这是配置和查看MAC工作状态的核心。
  • DMA描述符指针类：TX0HDP~TX7HDP,RX0HDP~RX7HDP，以及对应的完成指针TXnCP,RXnCP。这是驱动程序的“发动机”。8个独立的通道（Channel）支持QoS，你可以将不同优先级的网络流量分配到不同通道。
  • 中断管理类：TXINTSTATRAW,TXINTMASKSET,MACINTSTATMASKED等。EMAC的中断系统比较精细，可以按事件（如发送完成、接收完成、总线错误）和按通道进行屏蔽和状态查询。
  • 地址过滤与流控类：MACADDRLO/HI用于设置本机MAC地址。RXMBPENABLE,RXUNICASTSET用于设置接收过滤模式（如是否接收广播、组播）。RX0FLOWTHRESH等用于配置基于阈值的流控。
  • 统计信息类：RXGOODFRAMES,RXCRCERRORS,TXCOLLISION等。在调试网络丢包、错包问题时，这些寄存器是首要检查对象。

驱动设计核心——描述符链表： 描述符是EMAC DMA与软件交互的“合约”。一个典型的描述符结构体在内存中定义，通常包含：

typedef struct { volatile uint32_t NextDescPtr; // 下一个描述符的物理地址 volatile uint32_t BufferPtr; // 数据缓冲区的物理地址 volatile uint32_t BufferOffset; // 缓冲区偏移和状态信息 volatile uint32_t BufferLength; // 缓冲区长度和标志位 } EMAC_Descriptor;

BufferOffset和BufferLength字段的特定比特位用于指示包的开始/结束、所有权（属于CPU还是EMAC）等。驱动初始化时，需要为发送和接收分别创建一组描述符并将其首地址写入HDP寄存器。当EMAC处理完一个描述符对应的数据包后，会将所有权标志位翻转。驱动通过轮询或中断检查完成指针CP与当前处理指针的差异，来判断有多少数据包已处理完毕，并进行回收或填充新数据。

3.3 MDIO模块：PHY的配置管家

MDIO（Management Data Input/Output）是一个两线串行接口（MDC时钟线和MDIO数据线），专门用于配置和监控PHY芯片。EMAC控制器内部集成了MDIO模块，使得我们无需用GPIO模拟，就能方便地读写任意PHY芯片的内部寄存器。

关键寄存器：

  • USERACCESS0：这是最主要的读写寄存器。你要执行的操作（读或写）、PHY地址、寄存器地址、数据都通过这个寄存器进行。
  • USERPHYSEL0：选择要访问的PHY地址。
  • CONTROL：控制MDIO模块的时钟分频等。MDC时钟由DSP的主频分频得到，必须满足PHY芯片手册要求（通常不超过2.5MHz）。
  • ALIVE&LINK：这两个寄存器非常有用。ALIVE可以快速扫描总线上哪些PHY地址有设备响应；LINK可以一次性读取所有PHY的链路状态，无需轮询。

配置PHY的典型步骤：

  1. 通过ALIVE寄存器扫描确定PHY地址。
  2. 通过LINK寄存器或读取PHY的特定状态寄存器（如BMCR/BMSR）获取链路状态和自动协商结果。
  3. 根据应用需求，配置PHY的工作模式（如强制100M全双工、使能节能模式等）。

注意：MDIO的时序要求（表6-41）相对宽松，但必须保证MDIO_CLK的周期不小于400ns。在配置CONTROL寄存器的时钟分频器时，务必计算准确。另外，MDIO总线通常需要外部上拉电阻。

4. 多通道音频串行端口（McASP）详解与应用实践

McASP是TI DSP上为专业音频应用量身定做的串行接口，其灵活性和强大功能远非普通的I2S或AC97接口可比。它特别适合于需要多通道、高采样率、复杂帧结构的音频系统，如车载音响、数字调音台、环绕声处理器等。

4.1 McASP核心架构与核心概念

从手册的图6-33和描述可以看出，McASP是一个高度可配置的模块。其核心组件包括：

  • 串行器（Serializer）：每个AXR引脚都对应一个串行器，负责数据的并串/串并转换。C6745/7的三个McASP模块串行器数量不同（16, 12, 4），这在设计硬件连接时需要规划好。
  • 时钟与帧同步生成器：可以内部生成或外部接收位时钟（ACLKX/R）、主时钟（AHCLKX/R）和帧同步信号（AFSX/R）。帧同步信号定义了音频帧（Frame）的边界，而一个帧内又包含多个时隙（Slot），这是实现TDM（时分复用）多声道的基础。
  • 格式单元：负责处理数据的位序（MSB/LSB first）、对齐方式（左/右对齐）、时隙内位延迟等，以适配不同音频编解码器的数据格式。
  • FIFO（AFIFO）：这是C674x McASP相对于前代产品的一个重要增强。收发各有一个FIFO（McASP0/1为64字，McASP2为16字），可以缓存多个音频样本，极大地增强了对DMA延迟的容忍度，使得系统在更高采样率下运行更稳定。
  • DIT模式：仅McASP2支持。这是S/PDIF或AES/EBU数字音频接口的编码模式，可以将音频数据和通道状态、用户数据等打包成符合标准的双相标记码（Biphase-Mark Code）输出。

关键概念：TDM（时分复用）这是McASP最常用的模式。想象一条数据线（一个AXR引脚）是一条高速公路，一帧（Frame）就是一段时间。这段时间被均匀划分为多个时隙（Slot），比如8个。每个时隙分配给一个独立的音频通道。在第一个时隙传输左声道，第二个时隙传输右声道，第三个时隙传输中置声道……如此循环。McASP0支持最多32个时隙，这意味着单根数据线理论上可以传输32个通道的音频！通过配置多个串行器，可以并行传输更多通道。

4.2 寄存器配置全景与音频流建立流程

McASP的寄存器虽然多，但配置逻辑清晰。我们以配置McASP0为TDM主机（内部产生时钟和帧同步），接收8通道、24位音频数据为例，梳理关键步骤：

第一步：引脚功能与全局控制

  • PFUNC寄存器：将需要用到的AXR引脚（例如AXR0[7:0]）、ACLK、AFS等引脚功能设置为McASP，而非GPIO。
  • PDIR寄存器：设置方向，AXR引脚根据是发送还是接收设置为输入或输出，时钟和帧同步引脚作为输出。
  • GBLCTL寄存器：这是总开关。配置前先对收发部分分别进行软复位（XRST=0 &RRST=0），复位完成后，再使能相应的时钟域和帧同步域。

第二步：时钟与帧同步配置这是最核心也最容易出错的部分。

  • AHCLKXCTL寄存器：配置发送主时钟。设置HCLKXDIV分频系数，例如输入时钟为24.576MHz，要得到12.288MHz的主时钟（256倍于48kHz采样率），则分频系数设为1（AHCLKX = 输入时钟 / (HCLKXDIV+1)）。
  • ACLKXCTL寄存器：配置发送位时钟。设置CLKXDIV分频系数。位时钟频率 = 主时钟频率 / (CLKXDIV+1)。对于24位数据，每个时隙至少需要24个位时钟。如果帧内有8个时隙，则一帧至少需要24*8=192个位时钟。通常我们会让一个时隙包含32个位时钟（方便对齐），那么一帧就是256个位时钟。因此，位时钟频率 = 采样率 * 每帧位时钟数 = 48kHz * 256 = 12.288MHz。这与我们的主时钟频率一致，因此CLKXDIV应设为0。
  • AFSXCTL寄存器：配置发送帧同步。设置FSXDIV分频系数。帧同步频率 = 位时钟频率 / (FSXDIV+1) / 每帧位数。我们希望每帧产生一个帧同步脉冲，所以帧同步频率就等于采样率48kHz。计算可得FSXDIV = (位时钟频率 / (采样率 * 每帧位数)) - 1 = (12.288MHz / (48kHz * 256)) - 1 = 0。同时，在此寄存器中设置帧同步的宽度（通常为1个位时钟）、极性（上升沿有效）和模式（突发模式或TDM模式）。

第三步：数据格式与时隙配置

  • XFMT寄存器：设置发送数据格式。XBUSEL选择数据来源（0=DMA，1=CPU）。XSSZ设置每个时隙的位数（例如24位）。XBITORD设置位序（0=MSB first）。XDELAY设置数据相对于帧同步的延迟（通常为1位延迟）。XPAD设置填充位（对于24位数据，在32位时隙中，可能需要设置填充位置）。
  • XTDM寄存器：这是一个32位的寄存器，每一位对应一个时隙。将需要传输数据的时隙对应的位设为1，其他为0。例如，我们要使用前8个时隙，则设置XTDM = 0x000000FF。

第四步：串行器与缓冲区配置

  • SRCTLn寄存器：为每个串行器（对应一个AXR引脚）进行配置。SRMOD设置为发送或接收。DISMOD设置禁用模式。对于TDM，通常将多个串行器分配给同一个时隙以扩展通道数，或者一个串行器负责多个时隙。
  • XBUFn寄存器：在CPU轮询模式下，直接向这里写发送数据。在DMA模式下，DMA引擎会向McASP的DMA端口地址（0x01D0 2000）写入数据，内部逻辑会自动分配到激活的串行器缓冲区。
  • AFIFO配置：强烈建议在高速或高通道数应用中使用AFIFO。通过WFIFOCTL和RFIFOCTL寄存器设置FIFO的触发深度（如设置为半满触发DMA请求），可以平滑数据流，防止溢出或欠载。

4.3 常见问题与高级应用技巧

  1. 时钟不同步与噪声：McASP对时钟质量非常敏感。如果使用外部时钟，务必保证其抖动（Jitter）足够低。如果使用内部生成时钟，要确保输入参考时钟（通常来自PLL）稳定。时钟问题会导致音频出现爆音、失真或同步丢失。
  2. DMA与FIFO的协同：配置DMA时，源/目标地址应设置为McASP的DMA端口地址，数据宽度为32位（即使音频数据是24位）。利用AFIFO的状态寄存器（WFIFOSTS/RFIFOSTS）来动态调整DMA的触发阈值，可以在系统负载变化时优化性能。
  3. 多采样率支持：通过动态修改AHCLKXCTL、ACLKXCTL、AFSXCTL等寄存器中的分频器值，可以在运行时切换采样率（如从48kHz切换到96kHz）。注意，在修改前需要停止相关的收发器。
  4. DIT模式应用：当需要输出S/PDIF或AES/EBU信号时，启用DIT模式（设置DITCTL寄存器）。你需要预先在DITCSRAx和DITUDRx寄存器组中填充好通道状态和用户数据。DIT模式会将音频数据和这些附加信息按照标准格式编码输出。
  5. 调试技巧：善用XSTAT和RSTAT寄存器。它们能指示各种错误，如帧同步错误、时钟错误、上溢/下溢错误等。在初始化阶段，可以先将McASP配置为数字回环模式（DLBCTL），自发自收，以验证配置和数据的正确性，排除外部编解码器的影响。

5. 外设协同与系统级设计考量

在实际项目中，MMC/SD、EMAC和McASP很少孤立工作。例如，一个网络音频播放器可能需要通过EMAC接收网络音频流，用McASP解码并输出到功放，同时用MMC/SD卡进行本地录音或存储日志。这就涉及到系统级的资源协调和性能规划。

中断与DMA资源竞争：这三个外设都可能产生高频率的中断或DMA请求。C674x DSP的中断控制器（INTC）和EDMA通道数量是有限的。你需要合理分配中断优先级和DMA通道。通常，对实时性要求最高的McASP音频流应分配最高优先级和专用的DMA通道，其次是网络EMAC，最后是MMC/SD存储操作。

内存带宽与布局：EDMA在进行数据搬运时，会占用系统总线带宽。大量音频数据（McASP）和网络数据包（EMAC）的并发传输可能成为瓶颈。需要考虑使用内部RAM作为高速缓冲区，并优化DMA传输的源/目标地址对齐，以利用总线的最佳 burst 传输模式。

电源与时钟管理：在低功耗应用中，当某个外设不工作时，应通过电源和时钟管理模块将其关闭以节能。例如，在仅进行网络通信时，可以关闭McASP的时钟。

驱动分层与抽象：为了代码的可维护性和可移植性，建议为每个外设编写独立的硬件抽象层（HAL）驱动。在HAL之上，构建更高级的应用层，如FATFS文件系统接口（基于MMC/SD）、LWIP网络协议栈（基于EMAC）、音频编解码库（基于McASP）。这样，当硬件平台变化时，只需替换底层的HAL驱动即可。

最后，我想强调的是，阅读数据手册是嵌入式开发的必修课，但手册提供的是“可能性”，而实际项目面临的是“约束性”。真正的能力体现在如何在这些硬件的“可能性”与项目的功耗、成本、实时性、稳定性等“约束”之间找到最佳平衡点。希望这篇基于TMS320C674x外设手册的深度解析，能帮助你不仅仅是配置好寄存器，更能理解设计背后的思想，从而更自信地驾驭这些强大的外设，构建出稳定高效的嵌入式系统。