简介这份资源是蓝桥杯EDA组省赛的真题与训练题合集面向准备参加蓝桥杯电子设计自动化赛项的大学生和需要提升PCB设计能力的电子工程学习者。内容涵盖第十三届及第十二届省赛设计试题、客观试题以及配套的实践训练题可帮助读者熟悉比赛题型、掌握双层板绘制流程与常见EDA软件的操作要点。压缩包共24个文件以PDF试题文档为主另有原理图SchDoc、PCB工程PcbDoc、元件库PcbLib、设计规则rul、JSON配置及预览文件整体大小4.72MB。目前已有9020人学习适合用于赛前实战演练和设计能力查漏补缺。通过研究往届试题读者既能了解评委对设计方案的评价标准也能在限时训练中提升从原理图到布线完成的完整设计效率。1. 蓝桥杯EDA组省赛真题训练题比闷头画板更值得刷的实战材料真正准备过蓝桥杯EDA组的人都有一个体会开发板工程画得再熟也替代不了省赛真题带来的“应试感”。这份第十三届蓝桥杯EDA组省赛真题训练题把当年赛题的题面、参考工程和常见扣分点整合到一起让你不用自己满网找零散资料直接按比赛流程走一遍——原理图、PCB、BOM和Gerber输出一个不落。它对三类人都有用正在备赛蓝桥杯大赛的在校生、刚转硬件岗位想补技能树的工程师以及想用一套真实难度题目做限时压测的团队。相比“看教程画一块自己的板子”刷真题最大的不同是你能知道“考什么、怎么给分、哪里容易丢分”。2. 训练题到底在考什么原理图、PCB与制造输出的三关考点省赛EDA组不是单考画板它是把一个硬件设计任务拆成三个环节逐项打分。训练题的价值就在于让你提前看清这三个环节的权重和考试的表达方式。很多选手把大量时间花在布线美观上结果原理图环节因为封装不匹配被扣分或者在制造文件环节因为命名不规范被扣分这其实是最可惜的。2.1 原理图关器件选型、位号和网络关系必须一次到位原理图环节名义上是“画连接关系”实际上考察的是你对元器件封装和信号含义的理解。省赛题通常会给出一块功能明确的电路例如传感器采集板或电源控制板让你把原理图补全、重排位号、生成网络表。这里最常见的误区是用现成库里的元件符号不看它的引脚定义是否与题目要求一致。训练题里一般不提供完整的成品原理图往往只给PDF图纸或者一个残缺工程。你需要做的第一步是从PDF里还原网络关系而不是急着画导线。我的习惯是先列出一张器件清单把每颗芯片的电源引脚、地去耦电容、时钟或复位等必要网络标出来。网络标签和物理连线要用得平衡能用标签的地方就不要拉长线尤其是电源和地网络。这样后期生成网络表时重名网络会自然合并而不是靠飞线去碰运气。还有一个容易被忽略的动作位号重排。原题工程里可能带有一套随意命名的位号你必须按“R1、R2……C1、C2……”重新编排。这一步看似机械却影响之后PCB的元件布局和BOM核对。如果原理图阶段位号混乱后面PCB里查找元件会非常痛苦而且评分系统很可能按位号对应关系来核对封装。2.2 PCB关板框、布局和规则是给分重点PCB环节的给分点比原理图更硬核。你打开工程后首先要做的事不是布线而是确认板框和题目给的PDF一致。省赛题里经常会在外形图上标注安装孔位置、禁布区和接插件方向这些信息直接决定你的板子能不能装进指定外壳。板框不对后面所有布线都可能白做。训练题里包含的参考工程通常已经画好了板框但我建议你不要直接信任它。我会用PDF里的标注尺寸去核对工程中的板框坐标尤其是四个角点和安装孔中心距。面板开槽、散热孔、定位孔在PCB库里有不同表现机械孔没有电气属性但如果是金属安装孔就要确认它是否连接地网络。布局环节的给分点也很明确元件是否在板框内部、接插件是否靠边、电源模块和信号模块是否分区清晰、丝印位号是否被遮挡。刷训练题时可以给自己定一个及格线所有元件不互相重叠、不超出板框、位号文字方向不超过两个方向。做到这三条PCB布局基本就能拿到大部分分数。2.3 制造与记录关BOM、Gerber和坐标文件不是附加题很多训练者把Gerber输出当成最后一步实际上省赛EDA组的评分会检查你提交的项目完整性。BOM表、坐标文件、Gerber文件、源工程缺一不可。题目往往要求你按照指定格式导出这些文件文件名、层名、单位都要明确。这里有一个很现实的点EDA软件导出的BOM默认格式往往不能被评分环境直接读取。常见做法是把BOM从设计软件里导出CSV后再用Excel或脚本做一次清洗删除注释列、合并相同封装、给没有位号的元件补标记。坐标文件也一样导出时选择“中心坐标”而不是“原点坐标”不然SMT贴片时的取料位置会对不上。训练题中如果附有评分细则你会发现制造输出占的比重不止10%。这其实在提醒我们比赛不是只看最后的PCB渲染图而是看一套能被真正制造和装配的设计交付物。刷题的时候建议把Gerber输出、BOM导出、坐标文件归档当成一个固定流程来做每做一道题就重复一遍形成肌肉记忆。3. 复现一套训练题从解压工程包到制造输出的七个步骤拿到训练题资源后大部分人第一反应是直接把工程打开开始画。我更建议按“输入检查 → 原理图重建 → 板框校对 → 布局 → 布线 → DRC → 制造输出”七个步骤走一遍。这个过程和比赛时间分配基本一致能让你在3小时内完整还原一次省赛“手感”。3.1 输入检查先看文件清单锁定PDF与工程版本我习惯先把训练题包解压然后用终端看一眼目录结构而不是直接双击工程文件。这样做的目的是确认题目里有几份PDF、几个工程、有没有元器件库文件需要额外加载。unzip -q 第十三届省赛训练题.zip -d ./eda_test cd eda_test find . -maxdepth 2 -type f | sort这条命令会把压缩包里的文件结构列出来-maxdepth 2保证只看到主题目录不会被临时文件刷屏。你重点要找四个东西题目PDF、原理图工程文件、PCB工程文件、物料清单或网络表。如果发现缺少原理图工程说明这道题需要你自己从PDF重建这反而是训练量最大的部分。参数说明unzip -q里的-q是安静模式避免解压时刷出大量文件列表干扰判断如果你用的是Windows环境把unzip换成右键解压后再进目录执行find也一样。文件名里有版本号时优先打开后缀名标注“final”或“V1”的工程不要用带“_bak”的旧版本。3.2 原理图重建映射元器件库统一位号如果训练题提供的是空工程你需要先把题目里给出的所有器件添加到原理图中。这里我建议先把原理图页面属性里的图纸尺寸改成和PDF一致例如A4或A3然后再放置元件。图纸尺寸不一致后期导出PDF对比时会非常别扭因为缩放比例对不上。放置元件后立刻做三件事改位号、填参数、加封装。我的流程是先铺电源和地网络再放信号芯片。这样信号逻辑比较清楚不容易漏掉去耦电容。电源网络优先使用全局电源符号而不是普通网络标签因为电源符号在PCB导入时不会产生多余的引线头。完成连接后用下面这个Python脚本检查BOM里的位号是否有重复。这一步经常能提前发现原理图里隐藏的问题。import csv from collections import Counter with open(bom.csv, encodingutf-8-sig) as f: rows list(csv.DictReader(f)) refs [] for row in rows: ref row.get(位号) or row.get(Designator, ) refs.extend(ref.split(,) if , in ref else [ref]) dup {k: v for k, v in Counter(refs).items() if v 1} print(重复位号:, dup if dup else 无)这个脚本读取导出的BOM CSV文件把所有位号拆出来计数发现重复就打印出来。逻辑很简单但很有用位号重复会导致PCB更新时两个不同元件共用一个坐标。说明一下utf-8-sig参数是为了兼容Excel另存CSV时生成的特殊编码头如果你用Linux文本编辑器导出CSV可以改成utf-8。3.3 PCB板框校对与PDF对齐设置原点与禁布区原理图生成网络表后进入PCB编辑界面。我一般会先把工具-选项里的原点设为图纸左下角再把板框角点移动到原点附近。很多训练题里板框和原点位置没有明确关系但评分时会按“元件是否超出板框”来判断原点统一能避免坐标换算错误。接下来说一个很多人会忽视的点禁布区。题目PDF里如果有连接器安装槽、定位柱孔、散热开窗这些区域在PCB阶段就应该用禁布区或禁止布线层把区域框出来而不是等布线完再处理。常见的做法是在Keep-Out层画闭合多边形把禁布区围起来然后把线宽设为0。这样布线器不会往里面走线覆铜也不会铺进去。3.4 布局布线模块化摆放手工修正关键网络布局时先把接插件和主要芯片放在板框周围再把阻容元件按信号流向排列。训练题里给的元件数量一般在30到80个之间不算复杂但需要你在“美观”和“短路径”之间做取舍。我的经验是电源模块单独放一个区域模拟信号和数字信号尽量隔开晶振和MCU的走线长度控制在最短。布线时不要一上来就自动布线。EDA工具里的自动布线器擅长处理数字总线但不擅长处理电源和地。常见做法是先手工布电源线和地线再处理晶振、复位、I2C等关键信号最后用自动布线补完剩下的普通走线。线宽方面电源网络至少要加宽到24mil以上信号网络用12mil左右具体参数下一章展开。3.5 验证输出DRC清零之后再导Gerber布线完成后运行DRC检查。不要只看“有没有错误”要看“错误属于哪一层”。常见的有三种间距违规、线宽违规、未连接引脚。前两种属于物理规则问题未连接引脚则要回到原理图检查网络是否漏连。DRC清零后再导出Gerber。这一步我建议把输出文件放到单独文件夹例如output/gerber、output/bom不要和源工程混在一起。导出Gerber时确认单位选择公制和毫米精度至少保留两位小数。层名最好加上“顶层”“底层”“丝印”“阻焊”等中文注释方便人工复核也方便评分系统识别。4. 参数这样调才不白练线宽、间距、过孔与覆铜训练题的意义不只是画出能跑的板子而是通过练习把参数调成一套“肌肉记忆”。很多时候你在考场上来回调整设计规则是因为平时没有固定参数体系。下面这组参数适合大多数省赛级训练题如果题目标注了特殊要求以题目PDF为准。4.1 设计规则表先给一组可落地的默认值打开PCB规则设置时不要一项一项瞎填。我建议先按表格默认值建一套规则模板然后再根据题目要求微调。这样至少保证你的板子在物理层面具备可制造性不会因为线宽过细或间距过小被工厂打回。规则项典型值说明最小线宽6 mil单板布线常用下限低于6mil不建议电源线宽20~30 mil电源网络单独设置更宽线宽地线宽20 mil 以上如果铺铜则可由覆铜承担最小间距6 mil信号线之间距离高压区域需加大过孔外径24 mil适合常规钻头生产良率高过孔内径12 mil匹配0.3mm焊盘走线换层够用丝印线宽5 mil太细会导致丝印不清晰覆铜安全间距12 mil覆铜与信号线的间距建议放宽这些不是标准答案而是我用过很多次、翻车率比较低的一组初始值。训练题如果没给明确规则你就按这套走重点把电源和地网络单独加宽。如果题目标明了“最小线宽不得小于8mil”“间距不小于10mil”则必须改规则表并确认DRC以该规则为准。4.2 布局参数栅格、禁布区、对齐线布局阶段也有参数要调。很多人忽略了栅格尺寸结果元件摆放时公差参差不齐。我建议把PCB编辑界面的栅格设为0.5mm或25mil这样元件对齐时能吸附到整数位置。接插件和安装孔这类需要精确坐标的器件改用1mm栅格来调整减少计算麻烦。禁布区不只是一个开关它的线宽设置也很关键。Keep-Out层的线宽我一般设为0mm或0.1mm画出来的边框才是真正的“零宽度”边界。如果你把禁布区画得太粗DRC检查时会把它当成铜区域误报一堆间距违规。刷训练题时每次画完禁布区我都会在3D视图里看一眼它是否覆盖了安装孔以外的所有区域。布局结束后先运行一次简单的DRC“元件间距检查”确认元件不重叠、位号丝印不出板框。这一步花不了两分钟但能避免布线完成后返工。4.3 布线参数线宽、过孔换层与泪滴布线时信号线尽量不要靠近板边板边10mm以内的走线要谨慎。如果题目是双层板顶层走主要信号底层走地和跨线。换层过孔不要打在焊盘正中间那样焊接时容易吸锡。常见做法是焊盘旁边出线后再放过孔过孔到焊盘边缘的距离至少保留8mil。泪滴参数建议开启。泪滴能增加焊盘和走线连接处的铜面积减少钻孔偏移导致的开路风险。我习惯在所有焊盘上添加泪滴但不要选择“弧形泪滴”因为部分制造商对弧形泪滴支持不好。用直线泪滴就可以参数范围选择“0.5mm到1mm”通常比较稳定。自动布线时建议给不同网络分配不同线宽VCC网络30mil、GND网络50mil如果没有覆铜、信号网络10至12mil。这需要在布线规则里用“网络类”单独设置不要只设全局线宽否则电源线也会被压到12mil以内载流能力不足。5. 避坑训练真题时常见的五个翻车现场刷真题和画自己的板子不一样一旦有环节不符合题目预期你连修改方向都找不到。下面这几个坑我基本都踩过每次踩完都要花半小时以上排查列出来给你做个预警。5.1 位号重排后原工程里的封装全丢现象原理图里重新排了位号更新PCB后一堆元件变成灰色或者封装跑到图纸外。原因PCB工程里保存了旧的位号映射关系原理图改位号后没有同步更新PCB封装关联丢失。解决在原理图里完成位号重排后立刻执行“更新PCB”操作不要中途去画板框。如果已经丢封装把PCB里旧元件全删干净再重新导入网络表比逐个改位号快得多。从那以后我每次重排位号都强制“原理图 → 生成网络表 → 导入PCB”三步连做中间不停顿。5.2 板框按PDF描但原点不统一现象PDF里标尺寸没问题但DRC报出“元件超出板框边界”而且报错集中在某一排元件上。原因你在PCB里画的板框和PDF坐标没有对应通常是把原点设在左上角但工程默认原点在左下角导致整个元件区相对板框偏移。解决先把原点统一到板框左下角再把PDF某个角点坐标抄到PCB的绝对坐标里重新对位。训练题里如果带一个“原点参考标记点”以那个点为准做全局对齐比肉眼拖拽靠谱得多。5.3 覆铜把地网络断成几块现象覆铜后看起来全是地但DRC报“未连接的地引脚”或者用万用表量某块覆铜和地不相通。原因覆铜区域被细走线和过孔切成了孤岛或者覆铜网络名设置成了GND但和地引脚网络名大小写不一致。解决打开覆铜属性确认网络名为“GND”而不是“gnd”再开启“删除死铜”选项。布线时尽量让地线走在底层给覆铜留出连续区域。如果训练题里出现大面积覆铜不连通先检查有没有走线把覆铜隔断而不是直接补过孔。5.4 生成BOM时只导了位号没导参数现象BOM表里一行行位号都有但“阻值/容值/型号”列全空或者参数列混在一起。原因原理图元件属性里的参数没有填写完整导出BOM时只映射了位号和封装没映射Value字段。解决在原理图元件属性里补全Value值电阻填10k电容填100nF芯片填型号然后再导出BOM。训练题里这一步特别重要因为评分时会按BOM核对选型缺参数等于没做选型。5.5 导出Gerber时层设置多导或少导现象Gerber压缩包解压后只有顶层底层图形丝印层或阻焊层不完整。原因导出时没有勾选全部所需层或者把机械层当成信号层导出。解决建立一个固定层列表顶层、底层、顶层丝印、底层丝印、顶层阻焊、底层阻焊、钻孔文件。每次导出前按这个列表勾选并检查文件数量是否一致。如果训练题里给了评分表的层要求严格按表勾选多导的机械层也要删掉否则工厂可能识别错层。6. 交卷前的小技巧把加分项做成一份可执行的检查单训练题刷到最后拼的不是你画板速度而是你有没有一套稳定的复盘动作。我后来习惯把省赛各环节的检查点压成一张检查单每做完一套题就强制走一遍比凭感觉检查有效得多。6.1 按扣分风险排序检查而不是从头看到尾很多人交卷前喜欢在屏幕上旋转3D模型看板子好不好看但评分系统不会为好看加分。我会按下面这个顺序检查检查项快速验证方法对应风险元件是否在板框内过滤显示所有元件查看坐标范围超出板框直接扣布局分位号丝印是否可读导出丝印层PDF放大看位号方向位号遮挡或方向乱扣分电源和地是否连通用规则检查或网络高亮未连接引脚DRC报错DRC错误是否清零运行最终DRC并截图保存有错误被判不合格BOM位号是否重复用上文的Python脚本跑一遍重复位号导致封装备料错误Gerber文件层是否齐全检查输出文件夹文件数量少层文件等于没提交完整制造文件坐标文件单位是否正确用文本编辑器打开头部看单位单位错误导致贴片坐标错位这些检查项全部走完只需要十分钟左右。训练题如果按比赛时间走这套动作刚好卡在最后十分钟里。不要先把时间花在美化丝印上先保证DRC和文件完整性再考虑视觉效果。6.2 输出文件统一命名方便评分方读取我一般会把输出文件按“题目编号-层名-版本号”命名例如2022-province_top_copper_V1.gbr 2022-province_bottom_copper_V1.gbr 2022-province_top_silk_V1.gbr 2022-province_drill_V1.drl命名规则里的“2022”指年份“province”指省份题版本号放在最后。这样即使题目包里有多个版本也不会搞混。坐标文件如果用CSV导出我会额外加一列“封装名称”方便贴片机程序映射。第一次刷真题时我因为文件名都是默认的“untitled”交上去之后自己都分不清哪层是哪层后来才养成这个命名习惯。整套训练题的最终目标不是让你把某一题的PCB画到完美而是让你把“原理图 → PCB → 制造文件”这条流水线跑熟。每次刷完一套题按下文的检查单逐项过一遍再对照参考工程看看自己哪里多走了弯路。从那以后我每次练习都先复制一份原始工程再操作绝不在原工程里直接改位号和板框这个习惯帮我省下过不少后悔药。希望这份训练题和踩坑笔记能帮你把准备过程做得更顺一些。本文还有配套的精品资源点击获取
