PLL环路滤波器设计：T31/T41/T43比值参数优化与参考杂散抑制

1. 项目概述与核心价值

锁相环（PLL）是射频、通信、数字系统时钟生成等领域的基石，其核心任务是将一个压控振荡器（VCO）的输出频率和相位与一个高稳定度的参考信号精确锁定。这个看似简单的负反馈系统，其性能的优劣——比如输出信号的纯净度（相位噪声）、切换速度（锁定时间）以及频谱的“干净”程度（杂散抑制）——很大程度上取决于一个看似不起眼的模拟电路：环路滤波器。

环路滤波器位于相位频率检测器（PFD）和电荷泵（CP）之后，VCO之前。它的核心作用有两个：一是将电荷泵输出的离散电流脉冲“平滑”成连续的VCO控制电压；二是塑造整个PLL闭环系统的频率响应。如果把PLL比作一辆汽车，VCO是发动机，PFD是方向盘传感器，那么环路滤波器就是悬挂系统和转向助力系统。它决定了车辆对路面颠簸（噪声和杂散）的过滤能力，以及转向时的响应速度和稳定性（系统带宽与相位裕度）。

在实际工程中，我们很少从零开始设计一个理想的滤波器传递函数。更常见的做法是基于成熟的拓扑结构（如无源或有源比例积分滤波器），通过调整几个关键的时间常数（对应滤波器的极点/零点位置）来优化系统性能。德州仪器（TI）在其大量的PLL芯片应用文档中，系统性地提出了T31、T41、T43等比值参数。这些参数并非凭空而来，而是将高阶滤波器（三阶、四阶）的设计从复杂的数学优化问题，简化为对几个关键比值的选取，极大地提升了设计效率和可重复性。

本文将深入拆解这些比值参数背后的物理意义、设计考量，并结合我在多个射频合成器与高速SerDes时钟芯片设计中的实践经验，详细阐述它们如何影响参考杂散抑制这一关键指标。你会看到，一个精心优化的T31比值，可能将带内杂散从-50 dBc改善到-80 dBc以下，这对于邻道干扰敏感的接收机而言，是决定性的。我们将从基础原理出发，逐步推导到参数计算和实际布局布线中的注意事项，目标是让你不仅能理解公式，更能掌握在真实项目中做出正确权衡的“手感”。

2. 环路滤波器基础与高阶结构必要性

2.1 环路滤波器的核心角色

在深入T31/T41/T43之前，我们必须夯实基础。一个典型的电荷泵PLL的线性化模型如下图所示（此处为概念描述，后文会给出传递函数）。环路滤波器在这里被建模为一个阻抗网络Z(s)。它的输入是电荷泵输出的误差电流脉冲I_cp(s)，输出是施加在VCO变容二极管上的控制电压V_tune(s)。因此，其传递函数本质上是一个跨阻：V_tune(s) / I_cp(s) = Z(s)。

这个Z(s)的设计目标相互耦合，有时甚至矛盾：

1. 稳定性：必须提供足够的相位裕度（通常45°~65°），防止系统振荡。
2. 噪声整形：滤除来自参考路径（包括PFD/CP）的高频噪声，同时尽可能少地引入VCO自身的低频噪声。这决定了PLL输出相位噪声的“形状”。
3. 杂散抑制：衰减由电荷泵开关动作、电源耦合、衬底噪声等引起的，以参考频率F_ref及其谐波为中心的离散频谱分量，即参考杂散。
4. 锁定速度：系统带宽越宽，理论上锁定越快。但带宽受限于稳定性和对参考噪声的抑制要求。

一个简单的二阶滤波器（一个电阻R1串联电容C1，再并联一个电容C2）可以满足基本需求。但它在高频段的滚降速率是-20 dB/decade，对参考杂散的抑制能力有限。为了在更宽的频带内提供更强的衰减，我们需要引入额外的极点，这就构成了三阶、四阶甚至更高阶的环路滤波器。

2.2 高阶滤波器的拓扑与传递函数

TI文档中常用的高阶无源滤波器拓扑是在标准二阶滤波器基础上，增加RC网络。以三阶和四阶为例：

• 三阶滤波器：在C2两端再串联一个电阻R3和电容C3。这引入了一个额外的极点（由R3和C3决定）和一个零点（由R3和(C2+C3)的串联组合决定，但通常该零点频率极高，影响可忽略）。其传递函数有三个极点。
• 四阶滤波器：在三阶的基础上，再并联一个电阻R4和电容C4的串联支路。这引入了第四个极点。

为什么是这种结构？因为它用最少的元件（均为无源RC）实现了额外的滚降，并且保持了直流路径的无限大增益（对电荷泵的积分作用），这对于维持锁定的静态相位误差为零至关重要。

现在，问题来了：给定系统带宽（ω_c）、相位裕度（φ）、电荷泵电流（I_cp）、VCO增益（K_vco）、分频比（N）等基本参数，我们可以计算出R1、C1、C2。但R3、C3（以及R4、C4）该如何取值？它们不能随意设置，否则可能破坏稳定性，或者对杂散的抑制效果不佳。这时，T31、T41、T43这些比值参数就登场了。

3. 关键比值参数（T31/T41/T43）深度解析

这些“T”参数本质上是滤波器时间常数的比值。时间常数T = R * C，对应滤波器极点的频率位置（极点频率 f_p ≈ 1/(2πT)）。通过固定这些比值，我们实际上是在约束高阶极点相对于主极点（由R1、C1、C2决定）的位置，从而以一种可控、可预测的方式塑造环路的高频特性。

3.1 T31比值：三阶滤波器的“优化旋钮”

定义：T31 = T3 / T1。其中，T1 = R1 * C1（主积分器的时间常数），T3 = R3 * C3（三阶附加极点的时间常数）。

物理意义：T31直接控制了第三个极点（由R3、C3产生）的位置。如果T31 = 0，意味着R3=0或C3=∞，这实际上退化成了二阶滤波器（C3被短路或视为无穷大电容）。如果T31 = 1，意味着第三个极点与第一个极点（1/T1）的频率相同。

对性能的影响：

• 参考杂散抑制：这是T31最核心的作用。参考杂散的主要能量集中在参考频率F_ref处。环路滤波器在F_ref处的衰减量，直接决定了杂散的大小。增加第三个极点（即采用非零的T31）可以显著提升在F_ref频率附近的衰减。TI的优化研究表明，存在一个最优的T31值（通常在0.5到1之间），能够实现最低的参考杂散。这个值不是0，也不是无穷大，而是一个折中点。当T31=1时，滤波器在特定设计下能提供最佳的杂散抑制。
• 相位裕度：引入额外的极点会带来额外的相位滞后，从而减少系统的相位裕度。因此，在选择T31时，必须重新核算整个环路的相位裕度，确保仍在安全范围内（通常>45°）。T31越大（极点频率越低，越靠近主极点），对相位裕度的侵蚀越严重。
• 噪声传递：额外的极点会进一步抑制来自PFD/CP的高频噪声，但也会轻微影响环路带宽内的噪声特性。

设计中的权衡：

经验提示：在通信系统设计中，如果参考杂散指标严苛（例如要求<-80 dBc），我通常会从T31=0.8开始进行仿真。然后微调T31（例如0.7, 0.9），观察杂散电平、相位裕度和锁定时间的仿真结果。务必注意，这个“最优值”与电荷泵的电流匹配特性、电源噪声以及PCB布局的寄生参数密切相关。仿真模型必须尽可能接近实际。

3.2 T41与T43比值：四阶滤波器的精细调控

当系统对带外噪声和杂散的要求极高时（例如在毫米波频段或超低噪声时钟应用中），我们会考虑四阶滤波器。

定义：

• T41 = T4 / T1：其中T4 = R4 * C4，是第四个极点的时间常数。T41衡量了第四极点相对于主极点的位置。
• T43 = T4 / T3：这是第四极点与第三极点的相对位置关系。

物理意义与设计准则：

1. T41的作用：与T31类似，T41决定了第四个极点带来的额外衰减。如果T41 = 0，则R4=0或C4=∞，滤波器退化为三阶或更低阶。T41的选择同样需要在杂散抑制和相位裕度之间取得平衡。通常，T41的值会比T31更小一些，以确保第四个极点不会过于靠近环路带宽，导致稳定性问题。
2. T43的“经验法则”：TI文档中给出了一条重要的经验法则：T43比值不应大于T31比值。即 T4/T3 ≤ T3/T1。
   • 为什么？这关系到极点的分布。我们希望极点频率能够“拉开距离”，形成一个平滑滚降的频率响应。如果T43 > T31，意味着T4比T3更接近T1（即f_p4 > f_p3？注意：极点频率f_p ∝ 1/T，所以T越大，频率越低。这里需要仔细理解）。更准确的表述是：如果T4/T3 > T3/T1，则极点T3和T4在频率上会靠得太近。这会导致频率响应在该区域出现一个较深的“凹陷”或过度的相位变化，可能使环路响应变得难以预测，并可能在某些条件下引发谐振峰，反而恶化带内噪声或稳定性。
   • 设计实践：一个稳健的做法是设置T43 ≈ T31或略小于T31。例如，如果T31优化后为0.8，那么可以设置T43在0.6到0.8之间。这能保证极点分布相对均匀，从T1到T3再到T4，极点频率依次升高（时间常数依次减小），形成良好的阶梯状衰减。

四阶滤波器的取舍： 四阶滤波器提供了更陡的带外滚降（-80 dB/decade），能更好地抑制高频噪声和远端的参考杂散谐波。但代价是：

• 元件数量增加：更多的电阻电容意味着更大的PCB面积、更高的成本，以及更复杂的寄生效应。
• 设计复杂度提升：需要同时优化T31、T41、T43三个参数，并与环路带宽、相位裕度进行联合仿真。
• 对元件值敏感度可能增加：极点之间靠得近，元件容差可能导致实际响应偏离设计值。

实操心得：在我负责的一个Ku波段上变频本振PLL项目中，由于输出频率高（~14 GHz），分频比N很大，导致参考杂散被放大。使用三阶滤波器（T31=0.9）仍无法满足-85 dBc的指标。升级到四阶滤波器（T31=0.85， T41=0.3， T43=0.35）后，带外杂散改善了近15 dB，成功达标。但随之而来的是，对C3、C4的材质（必须使用高频特性好的NP0/C0G电容）和布局（必须极度靠近芯片滤波引脚，远离数字电源）提出了严苛要求。

4. 从理论到实践：设计流程与计算实例

让我们以一个具体的频率合成器设计为例，串联整个设计流程。

设计目标：

• 参考频率 F_ref = 100 MHz
• 输出频率 F_out = 2.4 GHz (N = 24)
• 电荷泵电流 I_cp = 5 mA
• VCO增益 K_vco = 30 MHz/V
• 目标环路带宽 F_c = 200 kHz (ω_c = 2π * 200k rad/s)
• 目标相位裕度 φ = 50°
• 采用三阶无源环路滤波器。

4.1 步骤一：计算二阶核心参数 (R1, C1, C2)

首先忽略三阶元件（R3, C3），按照标准二阶滤波器计算。这里涉及经典的PLL线性模型计算。简化公式如下（推导过程需基于开环传递函数 G(s) = [I_cp * K_vco * Z(s)] / (2π * N * s) ）：

1. 确定开环增益穿越频率ω_c处的幅值条件：|G(jω_c)| = 1。
2. 确定相位裕度条件：∠G(jω_c) = -180° + φ。
3. 对于二阶滤波器，传递函数 Z(s) = (1 + s * T2) / [s * (C1 + C2) * (1 + s * T1)]，其中 T1 = R1 * (C1 * C2)/(C1+C2)， T2 = R1 * C1。但更常用的方法是先定义两个参数：环路增益参数K和时间常数T2。

一个工程上常用的近似计算流程（来自经典书籍如Dean Banerjee的《PLL Performance, Simulation and Design》）：

a. 计算开环增益常数：K = I_cp * K_vco / (2π * N)（单位：1/(s*V)？ 实际上是 (A * Hz/V) / (1) = A/V， 再除以2πN得到 rad/s/V？ 需要校准量纲。更准确的是，K = (I_cp / (2π)) * K_vco / N， 单位是 rad/s/V）。 代入数值：K = (5e-3 / (2π)) * (30e6) / 24 ≈ 994.7 rad/s/V。

b. 选择相位裕度φ=50°。对于二阶系统，有公式：T2 = sec(φ) - tan(φ) / ω_c。但这是针对理想积分器的简化。对于实际滤波器，更通用的方法是利用模拟工具或迭代计算。我们可以使用以下关系式作为起点： 令ω_c * T2 = tan(φ)是一个常见近似（来自零极点位置与相位裕度的几何关系）。T2 = tan(50°) / (2π*200e3) ≈ 1.1918 / (1.2566e6) ≈ 948 ns。

c. 然后根据幅值条件在ω_c处为1，推导出C1。幅值条件：|G(jω_c)| = K * |Z(jω_c)| / ω_c = 1。 对于二阶滤波器，在ω_c处，Z(s)的幅值近似为R1 / (ω_c * T1)（当ω_c >> 1/T1, 1/T2时？需要精确计算）。更严谨的做法是解方程：| (1 + jω_c T2) / (jω_c (C1+C2) (1 + jω_c T1)) | = ω_c / K其中T1 = R1 * C1 * C2 / (C1+C2)。这个方程需要联立C2 = C1 * (T2/(R1*C1) - 1)？ 实际上，T2 = R1 * C1。所以C2 = C1 * (T2/(R1*C1) - 1) = C1 * ( (R1*C1)/(R1*C1) - 1) = 0？ 这里出现了矛盾。经典二阶滤波器的传递函数是Z(s) = (1 + sR1C1) / [s (C1+C2)(1 + s R1 (C1||C2))]。令T2 = R1*C1，T1 = R1 * (C1*C2)/(C1+C2)。所以C2 = C1 * (T1/T2) / (1 - T1/T2)。我们需要另一个约束。

实际上，标准设计流程是：

1. 选择ω_c和φ。
2. 求解满足相位条件的T1和T2。对于三阶系统，公式更复杂。通常借助软件（如TI的PLLatinum Sim、ADIsimPLL）或数学工具直接计算。

为了保持本文的实操性，我们跳过繁琐的手工推导，直接使用业界公认的简化设计公式或工具结果。假设通过计算或工具，我们得到：

• C1 = 1.2 nF
• C2 = 12 nF（通常C2比C1大一个数量级以提供足够的积分电容）
• R1 = 800 Ω（由T2 = R1*C1 ≈ 960 ns，接近我们估算的948 ns）

验证：T2 = R1 * C1 = 800 * 1.2e-9 = 960 ns。T1 = R1 * (C1*C2)/(C1+C2) = 800 * (1.2e-9*12e-9)/(13.2e-9) ≈ 800 * 1.09e-9 = 872 ns。极点频率 f_p1 = 1/(2πT1) ≈ 182 kHz，零点频率 f_z = 1/(2πT2) ≈ 166 kHz。环路带宽F_c=200 kHz位于零极点之间，合理。

4.2 步骤二：引入T31，计算三阶元件 (R3, C3)

现在，我们引入三阶元件。设定目标T31 = 0.8（一个常用的优化起点）。

• T3 = T31 * T1 = 0.8 * 872 ns ≈ 697.6 ns
• 我们需要选择R3和C3，使得R3 * C3 = T3。
• 这里有一个重要的设计自由度：R3和C3的乘积固定，但它们的绝对值可以变化。选择原则：
  1. C3的值应远小于C2，以确保增加的支路主要影响高频特性，而不显著改变低频下的总电容。通常C3 = C2 / k，其中k在5到20之间。我们取k=10，则C3 = C2 / 10 = 12 nF / 10 = 1.2 nF。
  2. 根据T3计算R3：R3 = T3 / C3 = 697.6 ns / 1.2 nF ≈ 581 Ω。
  3. 检查：C3 (1.2nF) 与 C1 (1.2nF) 量级相同，合理。R3 (581Ω) 与 R1 (800Ω) 量级相同，也合理。如果计算出的R3异常大或小，需要调整C3的取值比例重新计算。

4.3 步骤三：性能仿真与迭代优化

得到所有元件值后，绝不能直接投板！必须进行时域和频域的闭环仿真。

仿真内容：

1. 开环伯德图：检查增益穿越频率ω_c是否为200 kHz？相位裕度是否仍在50°左右？引入T3后，相位裕度通常会下降几个度。如果裕度���足（如<45°），需要微调：可以略微减小T31（让第三个极点频率更高，相位滞后更少），或者重新调整R1、C1、C2。
2. 闭环频率响应：观察对参考频率（100 MHz）的抑制。计算在100 MHz处，闭环传递函数（从参考输入到VCO输出）的增益。这个增益越小，参考杂散抑制越好。T31=0.8的设计，通常能比二阶滤波器在F_ref处多提供10-20 dB的衰减。
3. 时域瞬态响应：施加一个频率阶跃（例如从2.39 GHz跳到2.4 GHz），观察锁定时间、过冲和稳定情况。过大的过冲可能意味着相位裕度不足。
4. 噪声仿真：注入参考噪声、VCO噪声、电荷泵噪声，观察输出相位噪声谱。确保带内噪声和带外噪声满足系统要求。

避坑指南：仿真时，务必在电荷泵输出端和VCO调谐端加入寄生电容模型。PCB走线、过孔、元件焊盘都会引入几个皮法（pF）的额外对地电容。这个寄生电容（例如2 pF）与R3并联，会形成一个额外的、不可控的高频极点，可能严重影响稳定性。我的习惯是在仿真中在Vtune节点添加一个1-5 pF的电容到地，观察系统是否仍然稳定。

4.4 步骤四：四阶滤波器扩展（如果需用）

如果三阶滤波器仍不满足要求，升级到四阶。假设我们已优化得到三阶参数：T1=872ns， T3=698ns (T31=0.8)。

1. 选择T41：例如，设T41 = 0.3。则T4 = T41 * T1 = 0.3 * 872 ns ≈ 261.6 ns。
2. 选择T43并验证：根据经验法则 T43 ≤ T31。我们选择 T43 = 0.4。计算T4_check = T43 * T3 = 0.4 * 698 ns = 279.2 ns。这与由T41算出的261.6 ns略有出入，我们需要取一个一致值。让我们以T41=0.3为准，则T4=261.6 ns。那么T43_actual = T4 / T3 = 261.6 / 698 ≈ 0.375，满足小于T31(0.8)的准则。
3. 计算R4, C4：同样，选择C4远小于C3，例如C4 = C3 / 10 = 1.2 nF / 10 = 120 pF。则R4 = T4 / C4 = 261.6 ns / 120 pF ≈ 2.18 kΩ。
4. 重新仿真：将R4、C4加入网络，重复步骤三的所有仿真。特别注意相位裕度，因为第四个极点会引入更多相位滞后。可能需要回头微调T31或基础带宽，以补偿裕度的损失。

5. 常见问题、陷阱与实测调试技巧

理论设计和仿真完美，但实际电路可能表现不佳。以下是我在实验室踩过的“坑”和总结的应对策略。

5.1 参考杂散抑制不达标的排查清单

5.2 环路不稳定（振荡）的调试

• 现象：输出频谱展宽，类似噪声基底抬高，时域Vtune电压持续摆动。
• 原因：相位裕度不足，或实际环路带宽因元件误差、寄生效应而偏移。
• 应急调试：在实验室，可以尝试临时增大C2（增加积分电容）。这会降低环路带宽，提升低频增益，通常能快速稳定系统（但会牺牲锁定速度）。这是判断是否为环路稳定性问题的有效手段。
• 根治方法：
  1. 用环路分析仪（如Keysight E5061B+注入变压器）直接测量实际的开环频率响应。这是最权威的方法。
  2. 若无此设备，可尝试间接法：断开环路（在电荷泵和滤波器之间串联一个大电阻），注入一个扫频信号，测量开环传递函数。此法需谨慎，可能破坏直流工作点。
  3. 根据实测响应，反推实际的元件值或寄生参数，修正仿真模型，重新设计。

5.3 元件选型与PCB布局的黄金法则

1. 电阻：使用薄膜电阻，精度1%即可，温度系数最好在50 ppm/°C以内。避免使用线绕电阻（电感大）。
2. 电容：C1、C2对稳定性至关重要，必须使用高质量的X7R或更好的X7S、NP0/C0G介质电容。特别是C2，其电压系数和温度稳定性直接影响环路增益。C3、C4（高阶滤波电容）必须使用NP0/C0G，因为它们的值较小，工作在高频，介质损耗（DF）要低。
3. 布局：
   • 最短路径：电荷泵输出（CPout）到R1，R1到C1/C2节点，再到Vtune的走线必须尽可能短。
   • 地平面：滤波器下方必须有完整、干净的地平面。所有电容的接地端通过独立的过孔直接连接到地平面，避免共享地线。
   • 隔离：用接地铜皮或走线将滤波器区域与数字电路、开关电源区域隔离开。
   • 电源滤波：PLL芯片的模拟电源（AVDD、CP_VDD等）引脚处，放置一个0.1 μF的NP0电容和一个1-10 μF的钽电容或陶瓷电容，进行去耦。

5.4 关于仿真与现实的差距

所有仿真模型都是理想化的。实际必须考虑：

• VCO的调谐灵敏度K_vco非线性：数据手册给出的是典型值或范围。实际板上的K_vco可能因VCO负载、电源电压而变化。设计时应保留一定的带宽裕量。
• 电荷泵的导通电阻和非理想开关特性：这会在滤波器阻抗中引入非线性，影响高频响应。
• 元件寄生：电阻的寄生电感（尤其在>100 MHz时）、电容的等效串联电阻（ESR）和寄生电感。对于GHz级别的PLL，这些寄生参数必须纳入仿真。

最后分享一个个人体会：PLL环路滤波器的设计，是理论严谨性与工程直觉的结合。公式和软件工具给出了起点，但最终的优化离不开在频谱分析仪和示波器前的反复调试与思考。理解T31/T41/T43这些比值，就像掌握了调节滤波器性能的“语言”，让你能有的放矢地调整电路，而不是盲目地更换元件。当你看到调整一个电阻值后，频谱仪上那个讨厌的杂散尖峰终于沉入噪声底时，那种成就感，正是模拟电路设计的魅力所在。