DCDC的EMI设计——从“过不了认证“到“一次通过“的实战指南
一、EMI的本质——理解噪声的来源和传播
EMI（Electromagnetic Interference）= 电磁干扰，分两类：
- 传导EMI：噪声通过电源线传导到电网（150kHz~30MHz）
- 辐射EMI：噪声通过空间辐射出去（30MHz~1GHz）
DCDC中的噪声源
1. 开关节点的高dv/dt
Buck电路中，SW节点电压在0和Vin之间高速切换。dv/dt可达10~50V/ns，这个快速变化通过寄生电容耦合到地、到输入线、到输出线。
2. 电感电流的di/dt
电感电流在开关切换瞬间快速变化，di/dt可达1~10A/μs。这个变化通过电感寄生电容和PCB走线辐射。
3. 高频振铃
SW节点的寄生电感和MOSFET输出电容形成LC谐振，在开关瞬间产生高频振铃。振铃频率通常是几十MHz到几百MHz，正是辐射EMI的频段。
噪声传播路径
噪声源 → 耦合路径 → 接收端（LISN/天线） 开关管 → 寄生电容 → 地/输入线 电感 → 寄生电容 → 空间辐射 PCB走线 → 天线效应 → 空间辐射核心原则：EMI设计的本质是切断噪声传播路径。
二、传导EMI设计——输入滤波是关键
传导EMI主要来自输入侧的开关噪声。解决方案：输入滤波器。
π型滤波器
最常用的输入滤波结构：
C1 L1 C2 Vin ──┤├───┬───┤┤───┬───┤├─── Vin_filtered │ │ GND GND- C1：X电容，滤除差模噪声
- L1：共模电感，滤除共模噪声
- C2：输入电容，提供低阻抗源
设计要点
1. 滤波器截止频率
目标是在EMI测试频率（150kHz起）提供足够衰减。截止频率通常设在开关频率的1/10~1/5。
f
例如：fsw=500kHz，目标fc=50kHz，选L=10μH，则C=1μF。
2. 共模电感的选择
共模电感对共模噪声呈现高阻抗，对差模信号几乎无影响。
- 电感值：1~10mH（不是μH！）
- 磁芯材料：高磁导率铁氧体
- 漏感：越小越好（影响差模插入损耗）
注意：共模电感的漏感会产生差模电感效应，可能影响滤波器特性。
3. X电容的选择
- 容值：0.1μF~1μF
- 耐压：AC 275V或更高
- 安全等级：X2（跨接在电源线之间）
4. Y电容的选择
Y电容接在电源线和地之间，抑制共模噪声。
- 容值：通常1nF~4.7nF（受漏电流限制）
- 安全等级：Y1或Y2
警告：Y电容会产生对地漏电流，安规要求<0.5mA（I类设备）或<0.25mA（II类设备）。
布局关键
输入滤波器必须靠近电源入口，不能放在PCB中间。否则滤波后的"干净"线又在PCB上感应了噪声，前功尽弃。
正确布局： 电源入口 → 滤波器 → DCDC芯片 → 负载 错误布局： 电源入口 → 长走线 → 滤波器 → DCDC芯片（滤波器之前已被污染）三、辐射EMI设计——SW节点是核心
辐射EMI主要来自SW节点的高频振铃和电感磁场泄漏。
1. 抑制SW节点振铃
方法一：缓冲电路（Snubber）
在SW节点和地之间加RC缓冲：
SW ──┬─── R_snubber ─── C_snubber ─── GND │ 电感- R_snubber：10~100Ω，消耗振铃能量
- C_snubber：100pF~1nF，提供振铃电流通路
设计方法：
- 测量振铃频率f_ring（示波器）
- 计算寄生电感：L_par = 1/[(2πf_ring)² × C_par]
- 选择C_snubber = 2~3 × C_par
- 选择R_snubber = √(L_par/C_snubber)
注意：RC缓冲会引入额外损耗，R越小损耗越大，需要在EMI和效率之间平衡。
方法二：栅极电阻调节
增大栅极驱动电阻R_g，减缓开关速度，降低dv/dt和di/dt，从而降低EMI。
代价是开关损耗增加，效率下降1~3%。适用于效率裕量充足的应用。
方法三：选择低振铃的芯片/控制器
一些新型DCDC芯片内置了振铃抑制功能：
- 栅极驱动强度自适应调节
- SW节点有源钳位
- 谷底开通（减少硬开关振铃）
2. 电感选择与布局
电感是辐射EMI的主要来源之一。
选择屏蔽型电感
| 电感类型 | 磁场泄漏 | EMI表现 | 价格 |
|---|---|---|---|
| 开放式磁芯 | 高 | 差 | 低 |
| 半屏蔽 | 中 | 中 | 中 |
| 一体成型（全屏蔽） | 低 | 好 | 高 |
关键：大电流或高频应用优先选一体成型电感，磁场几乎完全封闭在磁芯内。
电感布局原则
- 电感正下方不要走敏感信号线
- 电感尽量靠近SW节点，缩短高di/dt回路
- 电感下方PCB不要大面积铺铜（会形成涡流损耗）
3. PCB布局优化
最小化高频电流回路面积
这是辐射EMI设计的核心原则。
code复制
高频电流路径： Vin+ → 输入电容+ → 上管 → SW → 电感 → 输出电容+ → 负载 → 输出电容- → 电感 → SW → 下管 → 输入电容- → Vin- 最小回路：输入电容 → 上管 → SW → 下管 → 输入电容这个回路面积必须最小化！
布局要点：
- 输入电容紧贴IC Vin和GND引脚
- SW节点走线短而宽（减小电感，但不过宽避免天线效应）
- 信号地（SGND）和功率地（PGND）分开，单点连接
4. 地平面完整性
完整的地平面是EMI的基础：
- 为高频电流提供低阻抗回流路径
- 屏蔽内部噪声不外泄
- 提供屏蔽外部干扰的保护
禁止：
- 地平面开槽分割（除非你知道自己在做什么）
- 地平面被信号线割断
- 多个不同功能的"地"杂乱连接
四、实用EMI排查流程
当EMI测试不通过时，按这个流程排查：
Step 1：确认噪声源
用示波器探头（近场探头更好）扫描PCB，找到辐射最强的位置：
- SW节点？
- 电感？
- 输入线？
- 输出线？
Step 2：确认噪声频率
看超标频点的频率：
- 开关频率的整数倍 → 基频谐波，开关相关
- 非整数倍的高频 → 振铃或寄生谐振
Step 3：对症下药
| 超标频段 | 可能原因 | 解决方法 |
|---|---|---|
| 150kHz~1MHz | 开关基频及低次谐波 | 增大输入滤波电感/电容 |
| 1MHz~30MHz | 开关高次谐波 | 增大输入滤波，优化SW节点 |
| 30MHz~100MHz | SW振铃 | RC缓冲，栅极电阻，屏蔽电感 |
| 100MHz~500MHz | 电感辐射，PCB天线 | 屏蔽电感，优化PCB布局 |
| >500MHz | 时钟或其他源 | 检查是否DCDC产生 |
Step 4：验证改进
每次只改一个参数，重新测试。记录改进量，确定最有效的措施。
五、EMI设计常见错误
错误一：不重视输入电容位置
输入电容离IC太远，回路面积大，输入侧产生强EMI。
正确：输入电容紧贴IC，距离<5mm。
错误二：SW节点走线太长
SW节点是PCB上噪声最强的节点，走线长了就是天线。
正确：SW节点走线刚好连接电感，不长不短。
错误三：滤波器位置不对
滤波器放在PCB中间，滤波后的线又感应了噪声。
正确：滤波器放在电源入口，之后的走线远离噪声源。
错误四：忽略共模噪声
只加X电容滤差模，忘了共模噪声才是传导EMI的主要成分。
正确：共模电感 + Y电容组合抑制共模噪声。
错误五：电感选型只看电气参数
电感的磁场泄漏直接影响辐射EMI。同样电感值，开放式和屏蔽型EMI差异可能达到10dB。
正确：功率>5W或开关频率>500kHz，优先选屏蔽型电感。
六、EMI设计checklist
| 检查项 | 要求 | 常见错误 |
|---|---|---|
| 输入滤波器 | π型，靠近电源入口 | 滤波器位置不对 |
| 共模电感 | 1~10mH，高磁导率 | 只用电解电容滤波 |
| Y电容 | 1~4.7nF，控制漏电流 | 忘记加Y电容 |
| 输入电容位置 | 距IC < 5mm | 放在PCB边缘 |
| SW节点走线 | 短而直，接电感 | 绕弯走线或过长 |
| 电感类型 | 屏蔽型（大功率/高频） | 开放式磁芯 |
| 地平面 | 完整无分割 | 开槽或被割断 |
| RC缓冲 | 针对振铃频率设计 | 不加或参数不对 |
| 栅极电阻 | 平衡效率与EMI | 只追求效率 |
总结
EMI设计不是玄学，是有章可循的工程实践：
- 理解噪声源：dv/dt、di/dt、振铃是三大噪声源
- 切断传播路径：滤波、屏蔽、布局优化三管齐下
- 传导靠滤波：共模电感 + X/Y电容是标配
- 辐射靠布局：最小化高频回路面积是核心
- 电感选屏蔽型：磁场泄漏直接影响辐射EMI
- 测试验证：每改一个参数就测试，找到最有效的措施
：SSP 和 ADX——媒体方的“商业化中枢“与“交易所“)
