1. 从一次PLL失锁说起为什么AC/STB仿真值得单独拎出来讲做模拟IC这行的大概都有过这种经历流片回来的芯片PLL死活锁不住CP输出一直顶在OVRG HighRX链路跟着一起趴窝。你回头翻仿真报告AC仿真增益相位裕度都漂亮得不行STB跑出来Phase Margin 65度看着一点毛病没有。但芯片就是不稳就是锁不住就是死区。问题出在哪出在很多人把AC、STB、PSS、Pnoise、蒙特卡洛当成跑完就行的流程化步骤而没有真正理解每种分析在验证什么、边界在哪、什么条件下会骗你。Cadence Spectre这套工具链极其强大但它的强大也意味着你喂给它什么激励、什么收敛策略、什么初始条件它就给你什么结果。垃圾进垃圾出仿真器不会替你判断物理合理性。这篇笔记面向的是已经能跑通基本仿真、但在稳定性分析和PLL调试上反复踩坑的模拟/混合信号工程师。我会把AC与STB的本质区别、PLL死区的真实成因、蒙特卡洛与Pnoise的配合逻辑、以及瞬态不收敛的排查链路按我实际项目中遇到的顺序拆开讲。不堆公式讲的是为什么这么设不这么设会怎样实测哪个参数最敏感。先给一个结论性的判断AC仿真验证的是小信号线性化模型下的环路特性STB验证的是闭环系统中环路的实际开环响应两者在理想单环条件下应当一致但在多环、有源负载、开关电容、或存在双向通路的系统中会显著分叉。如果你只跑AC就敢签核PLL稳定性那基本是在赌。2. AC分析与STB分析的本质分叉别再把两者当同一件事2.1 AC仿真到底在算什么AC分析的本质是在DC工作点处对电路做线性化然后扫频求小信号传递函数。Spectre做AC时先算DC解再把所有非线性器件MOS、BJT、二极管在DC点附近做一阶泰勒展开得到等效的gm、gds、cgs等小信号参数最后在频域求解线性网络。这里有个关键点很多人忽略AC分析断开的是你指定的那个断点而不是物理上真正的环路断点。如果你在PLL的PFD输出或者CP输出处插一个AC源你测到的是那个节点往后的前向增益不包含反馈路径的加载效应。对于简单单环系统这没问题但对于PLL这种包含分频器、多路反馈、电荷泵开关的系统你测到的环路增益可能和真实闭环稳定性差出十万八千里。我见过最典型的错误有人在CP输出直接加AC源扫出来DC增益80dBGBW 2MHzPM 70度然后拍胸脯说PLL稳。结果流片回来环路带宽实际只有300kHzPM不到30度因为分频比N64带来的增益压缩和CP的开关非线性完全没被AC分析捕捉到。2.2 STB分析为什么更接近真实环路STBStability Analysis用的是Middlebrook提出的注入法在环路中某一点注入小信号同时测量注入点两侧的响应通过计算返回比return ratio来得到真实的环路增益。它不需要你手动断开环路而是通过双注入或单注入配合方向判据自动识别环路的实际开环特性。STB的核心优势在于它考虑了反馈路径对注入点的双向加载。对于PLL你可以在VCO控制线上注入STB会自动把分频器、PFD、CP、环路滤波器的完整反馈路径都算进去。这样得到的环路增益、相位裕度才是芯片实际工作时看到的。但STB也不是万能的。它要求环路在注入点满足单向性假设如果注入点两侧阻抗接近、信号双向流动明显STB的精度会下降。实测中PLL的VCO控制线是STB注入的最佳位置因为环路滤波器输出阻抗远低于VCO输入阻抗单向性很好。2.3 两者结果不一致时的判断逻辑现象可能原因排查方向AC PM高STB PM低AC断点未包含反馈加载换STB注入点检查分频器增益AC与STB都高但瞬态振荡大信号非线性、压摆率限制跑PSS或大信号瞬态查CP电流匹配STB PM随注入幅度变化系统非线性强小信号假设失效减小注入幅度检查CP死区AC增益异常高断点处DC反馈被破坏检查断点是否在真实环路内这张表是我自己项目里总结的基本覆盖了80%的AC/STB不一致场景。核心逻辑是先确认断点/注入点是否在真实环路上再确认小信号假设是否成立最后才怀疑参数设置。2.4 实操中STB的配置细节在Spectre里跑STB通常用stb分析配合probe组件。关键设置有几个注入方向probe的dir参数要设对通常PLL在VCO控制线注入时用dir1表示正向注入。注入幅度默认1V太大PLL环路滤波器节点可能被推离线性区。我一般设mag1m甚至100u先确认PM稳定再逐步加大验证。频率范围要覆盖环路带宽的1/100到100倍。比如目标带宽1MHz扫10kHz到100MHz。DC工作点STB依赖DC解如果DC不收敛STB结果无意义。先确保DC收敛且工作点合理。提示STB跑完后一定要看loopGain的相位曲线是否从低频的180度或0度取决于符号约定单调下降到穿越频率附近。如果相位曲线有异常跳变说明注入点选择有问题。3. PLL死区调试CP电流失配与OVRG High的真实成因3.1 死区不是锁不住而是锁在错误的地方PLL死区dead zone的经典定义是PFD两个输入相位差在某个小范围内时CP输出电流脉冲宽度不足以让环路滤波器产生有效电压变化导致环路增益在该区域趋近于零。结果就是PLL要么锁在一个相位误差不为零的点要么在锁定点附近低频振荡。但实际调试中你看到的表象往往是CP输出OVRG High被置起RX PLL没有锁定。这个OVRG High通常是CP内部的过压保护或输出饱和标志。它被置起说明CP输出级已经顶到电源轨或地轨环路完全失控。我遇到过的一个真实案例AD9361的初始化流程里CP OVRG High在RX PLL锁定前就被置起。查下来是CP的UP/DOWN电流失配太大在锁定过程中积分器电压持续向一个方向漂移直到CP输出饱和。仿真时如果只跑AC/STB根本看不到这个问题因为AC是线性化分析不涉及CP的开关行为和电流失配。3.2 死区的仿真验证方法要验证死区必须跑瞬态或PSSPnoise而且要做相位扫描在PFD输入端人为引入一个可控的相位差Δφ从-2π扫到2π步进要细比如π/64。每个相位差下跑一次瞬态记录CP输出电流的平均值或环路滤波器电压的净变化。画出Icp vs Δφ曲线。理想情况下这是一条过零点的直线斜率为Kcp。如果零点附近有一段平坦区那就是死区。实测中死区宽度通常在几十皮秒到几百皮秒量级。对于参考频率几十MHz的PLL这个宽度对应的相位误差可能只有零点几度但足以让环路增益在锁定点附近塌陷。3.3 CP电流失配的量化与影响CP的UP和DOWN电流失配mismatch是死区的直接推手。假设Iup100uAIdown95uA失配5%。在锁定点附近如果PFD输出的UP和DOWN脉冲宽度相等净电流应该是0。但由于失配净电流是5uA×脉冲宽度。这个净电流会持续给环路滤波器充电直到相位误差反向增大到足以产生相反的净电流来平衡。结果就是静态相位误差。对于PLL静态相位误差会直接转化为输出频率的偏差或参考杂散。更严重的是如果失配太大环路可能在两个相位点之间来回跳表现为低频振荡。仿真时CP失配要用蒙特卡洛跑。Spectre的蒙特卡洛支持器件失配模型但前提是工艺库提供了失配参数。很多初学者跑蒙特卡洛时只跑DC或AC这是不够的。CP失配必须跑瞬态或PSS因为失配的影响体现在开关时序和电荷转移上。3.4 从仿真到实测的调试链路阶段观察量正常范围异常处理DC仿真CP输出共模电压VDD/2附近检查CP输出级偏置瞬态锁定锁定时间100us查环路带宽和CP电流相位扫描死区宽度50ps增大CP电流或加延迟单元蒙特卡洛静态相位误差1度减小CP失配增大环路增益Pnoise带内相位噪声符合规格查CP噪声和分频器噪声这个链路是我实际调试PLL时反复用的。核心思路是先确认DC工作点再确认锁定行为再量化死区最后用蒙特卡洛和Pnoise验证鲁棒性和噪声。注意CP OVRG High被置起时不要急着改环路滤波器。先查CP的UP/DOWN电流在瞬态下的实际波形看是不是有一路电流被完全关断或饱和。很多时候问题在CP的偏置电路不在环路参数。4. 蒙特卡洛与Pnoise稳定性之外的鲁棒性验证4.1 蒙特卡洛不是跑个分布就完事蒙特卡洛分析在Cadence里通常用于验证工艺偏差和器件失配对电路性能的影响。但很多人跑蒙特卡洛的方式是设个样本数跑AC看增益和带宽的分布。对于PLL这远远不够。PLL的关键性能指标——锁定时间、相位噪声、杂散、静态相位误差——都是时域或频域的综合结果不是单一AC指标能覆盖的。正确的蒙特卡洛策略是分层次跑第一层DC蒙特卡洛验证偏置点、CP共模、VCO频率粗调范围。第二层AC/STB蒙特卡洛验证环路带宽和相位裕度的分布。第三层瞬态蒙特卡洛验证锁定时间和锁定后的稳定性。第四层Pnoise蒙特卡洛验证带内和带外相位噪声的分布。每一层的样本数可以不同。DC和AC可以跑500-1000个样本瞬态和Pnoise因为仿真时间长通常跑100-200个样本但要做极值分析worst-case。4.2 Pnoise在PLL中的正确用法Pnoise分析在PLL里主要用来算相位噪声。但PLL是时变系统必须用PSSPnoise不能用普通ACPnoise。PSS先找到周期稳态Pnoise再在这个稳态上做周期性小信号分析。关键设置PSS的beat频率设为参考频率fref。如果PLL有分频beat频率应该是fref不是fout。Pnoise的sweep类型选relative或absolute通常用relative以载波为参考。噪声源要包含CP的闪烁噪声和热噪声、分频器的噪声、VCO的噪声。VCO噪声在Pnoise里通常用oscillator模式单独跑。实测中Pnoise结果对PSS的收敛精度非常敏感。如果PSS的errpreset设得太松Pnoise的带内噪声会明显偏低因为周期稳态没算准。我一般把PSS的errpreset设为conservative虽然慢但结果可信。4.3 蒙特卡洛与Pnoise的联合分析单独跑蒙特卡洛或Pnoise都不够真正有价值的是蒙特卡洛下的Pnoise分布。因为相位噪声对器件参数的敏感度是非线性的某些工艺角下噪声可能突然恶化。操作上可以在蒙特卡洛的每次迭代里嵌套Pnoise分析。Spectre支持这种嵌套但仿真时间会成倍增加。我的做法是先用少量样本比如30个跑蒙特卡洛Pnoise找出噪声最差的几个样本再针对这些样本做详细分析定位是哪个器件贡献了主要噪声。提示蒙特卡洛Pnoise跑完后不要只看均值。要看95%分位点甚至最大值。PLL的相位噪声规格通常是硬指标均值达标不代表量产良率达标。5. 瞬态不收敛从报错信息到根因的完整排查链路5.1 不收敛的典型报错与第一反应Spectre瞬态不收敛的报错通常长这样Trouble with node xxx at time xxx. Time step too small.或者DC convergence failed.很多人的第一反应是调reltol、abstol、vntol把精度放松。这能解决一部分问题但如果是电路本身的问题放松精度只是掩盖症状。我的排查顺序是先看DC再看初始条件再看时间步长控制最后看模型和收敛算法。5.2 DC不收敛的常见原因DC不收敛是瞬态不收敛的前奏。常见原因浮空节点某个节点没有直流通路只有电容耦合。Spectre会报floating node。解决方法是加一个大电阻比如1G到地或电源。正反馈环路比如锁存器、施密特触发器在DC分析时处于亚稳态。解决方法是加nodeset或ic强制初始电压。模型问题某些工艺库的模型在极端偏置下不收敛。检查模型参数是否合理。电源上电顺序如果电路依赖特定的上电顺序DC分析可能找不到解。用ramp源或pwl源模拟上电。5.3 瞬态不收敛的进阶排查如果DC收敛了瞬态还是不收敛问题通常在开关瞬间的电荷守恒比如电荷泵、开关电容电路在开关切换瞬间节点电压跳变导致时间步长被压到极小。解决方法是加snap或调整method为gear2。振荡器起振VCO在瞬态开始时可能不起振或者起振后幅度不稳定。用ic设初始条件或者加一个短暂的激励脉冲。收敛算法Spectre默认用trap或gear2。对于有强烈非线性的电路gear2更稳定但更慢。可以试methodgear2配合maxstep限制最大步长。5.4 一个真实的排查案例之前调一个电荷泵PLL瞬态跑到锁定前一刻就报Time step too small。DC收敛正常AC/STB也正常。排查过程先看报错节点是环路滤波器的中间节点。查该节点的电压波形发现在某个时刻电压变化率极大。定位到是CP的UP和DOWN同时导通导致CP输出短路电流尖峰。查PFD的时序发现UP和DOWN的复位路径有延迟失配导致同时导通。修改PFD的复位逻辑加延迟匹配问题解决。这个案例说明瞬态不收敛往往是电路设计问题的信号不是仿真器的问题。放松精度能跑过去但流片后CP同时导通会导致功耗增加和噪声恶化。6. 工具链与环境的那些坑从安装到库配置6.1 Cadence安装与License的常见问题Cadence的安装和License配置是很多人的第一道坎。常见问题License路径错误licenseserverconfiguration.exe配置时端口号和主机名要匹配。如果License服务器在另一台机器要确保网络可达。环境变量CDS_LIC_FILE和LM_LICENSE_FILE要设对。多个License源时用冒号分隔。版本兼容Cadence 16.6和17.x的库格式有差异。导入工艺库时要注意版本匹配。注意安装路径不要有中文和空格否则某些工具会报奇怪的错误。6.2 工艺库导入与器件未定义cadence仿真器件未定义是常见报错。原因通常是库没挂载在cds.lib里没定义库路径或者INCLUDE语句写错。模型文件缺失Spectre需要的.scs或.lib文件不在指定路径。器件名不匹配原理图里的器件名和模型里的subckt名不一致。解决方法是先确认cds.lib里的库定义再确认模型文件路径最后在ADE里检查Model Libraries设置。6.3 铜皮优先级与版图相关设置热词里提到的cadence 铜皮 优先级和cadence禁止铺铜区属于版图Layout和PCB设计范畴。在Virtuoso里铜皮优先级影响DRC和LVS结果在Allegro里铺铜优先级影响电源完整性和EMC。对于IC设计铜皮优先级主要影响寄生提取。高优先级铜皮会屏蔽下层走线的耦合提取出的寄生电容会偏小。如果仿真时没考虑这个后仿结果会和前仿差很多。6.4 仿真环境的一致性最后强调一点前仿、后仿、蒙特卡洛、Pnoise所有仿真必须在同一套模型和同一套仿真器设置下跑。我见过有人前仿用TT模型后仿用FF模型然后抱怨结果对不上。这不是仿真器的问题是流程管理的问题。建议在项目开始时就固定工艺库版本Spectre版本仿真精度设置errpreset、reltol等温度、电压条件这些固定后任何仿真结果的差异都可以追溯到设计本身而不是环境噪声。7. 一些零散但值钱的经验关于AC仿真的断点选择如果非要用AC断点要选在单向性最好的地方。PLL里通常是VCO控制线但要注意环路滤波器的输出阻抗。如果断点两侧阻抗不匹配AC结果会失真。关于STB的注入幅度从1mV开始试如果PM随幅度变化超过5度说明系统非线性强要减小幅度或改用PSS。关于蒙特卡洛的样本数不要迷信大样本。先用50个样本看分布形状如果分布明显非正态说明有主导性失配机制要针对性分析而不是盲目加样本。关于Pnoise的收敛PSS的errpreset设conservativePnoise的maxsideband设20以上。带内噪声对maxsideband不敏感但带外噪声和杂散对边带数很敏感。关于瞬态不收敛先查DC再查初始条件再查时间步长。不要一上来就放松精度。放松精度跑过去的仿真结果不可信。关于工具版本Spectre的版本更新会改变收敛算法和默认精度。如果项目中途升级了Spectre所有仿真结果都要重新验证。关于文档Cadence的官方文档很全但不好查。遇到问题先看spectre -h和spectre -W很多报错信息里有提示。吴川斌的博客里有一些安装和配置的实操记录可以参考但要注意版本差异。关于仿真时间PLL的瞬态仿真通常要跑到锁定后几十个参考周期。如果锁定时间是100us参考频率是10MHz那至少要跑1000个周期。仿真时间可能几小时到几天。合理设置maxstep和errpreset在精度和速度之间找平衡。关于后仿后仿的寄生提取要包含耦合电容否则相位噪声会偏乐观。PLL对VCO控制线的寄生电容特别敏感后仿时一定要提取这部分。关于测试仿真和实测的差异很多时候来自PCB寄生和电源噪声。仿真时加一个简单的电源网络模型能更接近实测。这些经验没有一条是教科书上会写的都是实际项目中踩出来的。Cadence这套工具链会用的人觉得强大不会用的人觉得处处是坑。区别就在于你是把仿真当成跑个结果还是当成验证设计意图的工具。前者永远在救火后者才能提前发现问题。
