嵌入式主机接口HDI16详解：非DMA与DMA模式数据传输原理与实战

1. 项目概述

在嵌入式系统开发中，尤其是涉及主处理器与专用协处理器（如DSP）协同工作的场景，主机接口（Host Interface）的设计与优化往往是决定系统整体性能的关键。它不仅仅是简单的数据通道，更是协调两个独立计算单元、平衡负载、实现高效数据吞吐的核心枢纽。今天，我们就以飞思卡尔（Freescale）MSC711x系列DSP中的HDI16主机接口为蓝本，深入拆解其两种核心数据传输模式：非DMA模式与DMA模式。如果你正在调试一个需要主控CPU与DSP频繁交换数据的系统，比如音频处理、图像识别或通信基带处理，那么理解HDI16内部的数据流、寄存器配置细节以及模式选择的权衡，将能让你在解决数据堵塞、提升实时性时，思路清晰，游刃有余。

简单来说，HDI16可以看作是一个精心设计的“数据中转站”。主处理器（Host）和MSC711x DSP（Device）都可以向这个中转站存取数据。其核心组件包括一组面向主机的发送寄存器（TX0-TX3）、一个接收FIFO（HORX）、一个发送FIFO（HOTX）以及一套复杂的控制状态寄存器。模式的选择，决定了数据从这个“中转站”搬运到目的地的效率和方式：是由主机主动推送（非DMA），还是由接口模块发出请求，主机以DMA方式批量响应（DMA模式）。接下来，我们将从设计思路、寄存器配置、实操流程到避坑指南，完整还原一个资深嵌入式工程师会如何驾驭这个接口。

2. HDI16整体架构与核心设计思路

在深入代码和配置之前，我们必须先建立起对HDI16模块的宏观认知。它的设计目标非常明确：在有限的引脚资源和内存映射空间内，为外部主机（通常是ARM、PowerPC等通用处理器）和MSC711x的SC1400 DSP核心之间，提供一种高带宽、低延迟、可灵活配置的双向数据通路。

2.1 数据通路与核心寄存器组

HDI16的数据流是双向且独立的，这通过两套FIFO机制实现：

1. 主机到设备（Host-to-Device）通路：外部主机将数据写入主机侧的TX0、TX1、TX2、TX3寄存器。这些寄存器在主机地址空间映射为不同的地址（如0x4, 0x5, 0x6, 0x7）。当满足触发条件时（例如写特定地址、DMA握手），这组寄存器的内容会被自动搬运到设备侧的HORX（Host Receive）FIFO中。随后，SC1400核心可以通过读取HORX寄存器（一个内存映射的只读寄存器）来消费FIFO中的数据。
2. 设备到主机（Device-to-Host）通路：SC1400核心将待发送数据写入设备侧的HOTX（Host Transmit）FIFO。当主机侧准备好接收时，FIFO中的数据会被搬运到主机侧的RX0, RX1, RX2, RX3寄存器组。外部主机通过读取这些映射地址来获取数据。

这里有一个关键点需要理解：主机看到的“TX寄存器”和设备看到的“HORX FIFO”是同一数据在不同侧的表现形式。主机写入TX，相当于向HORX FIFO的生产端填充数据；设备读取HORX，相当于从该FIFO的消费端取出数据。另一方向亦然。这种设计巧妙地解耦了双方的操作时序。

2.2 控制权与模式选择逻辑

HDI16的灵活性很大程度上源于其可编程的控制逻辑，主要由以下几个寄存器掌控：

• 主机控制寄存器（HCR）：位于设备侧（SC1400可访问）。它是模式控制的总开关。其HICR位决定了DMA/Last Address模式的控制权归属。当HICR=0时，控制权在设备侧的HCR[HDM]位；当HICR=1时，控制权移交给了主机侧的ICR寄存器。这种设计允许主机或设备根据系统架构灵活掌握数据传输的主动权。
• 主机端口控制寄存器（HPCR）：设备侧寄存器，负责硬件层面的配置。例如，设置数据总线是8位还是16位模式（H8BIT）、选择大端或小端字节序（HLEND）、配置DMA模式使能（DMA）以及选择DMA应答信号是使用HACK引脚还是固定地址0x4（OAD位）。特别注意：HPCR中的HAP、HRP、HDSP等配置引脚极性的位，必须在HEN（主机使能）位为0时进行修改，否则可能导致不可预测的行为。
• 接口控制寄存器（ICR）：位于主机侧（外部主机可访问）。当HCR[HICR]=1时，它接管了数据传输方向（RREQ,TREQ）和数据大小（HM）的控制。这使得主机软件能动态调整传输参数。
• 主机状态寄存器（HSR）：设备侧只读寄存器。SC1400通过读取它来获知FIFO状态（如HTFNF发送FIFO非满、HRFNE接收FIFO非空）以及主机发来的标志位（HF[0-3]）。这是设备轮询或中断驱动的依据。

这种将控制状态分散在主机和设备两侧的设计，实现了责任的清晰划分：主机侧重发起传输和控制传输参数，设备侧重监控状态和消费/生产数据，两者通过标志位和中断进行通信。

2.3 为什么需要两种模式？

非DMA和DMA模式的选择，本质上是CPU介入程度与传输效率之间的权衡。

• 非DMA模式：每次数据传输都需要主机CPU执行明确的写寄存器指令。其优势是控制直接、实时性强，适合传输小数据包、命令字或需要立即响应的控制信息。缺点是CPU占用率高，大量数据传输时会成为性能瓶颈。
• DMA模式：主机CPU只需初始化DMA控制器，设定好源/目标地址和传输量，后续的数据搬运由DMA控制器在硬件层面完成，无需CPU干预。其优势是解放了CPU，特别适合大数据块的连续传输，如音频帧、图像行数据。缺点是初始设置稍复杂，且对时序同步（通过HREQ/HACK握手）要求更高。

在实际项目中，我们常常混合使用这两种模式。例如，用非DMA模式发送一个“开始处理”的命令和参数，然后启动DMA模式传输一大块待处理的原始数据，最后再用非DMA模式读取处理状态或结果。

3. 非DMA模式数据传输详解与实操

非DMA模式，有时也称为“编程I/O（PIO）模式”，是理解HDI16数据流的基础。在这种模式下，每一次数据传输都由主机CPU的一条或多条写指令直接触发。

3.1 核心触发机制：地址触发

非DMA模式最巧妙的设计在于其地址触发机制。主机并不是随便写任何一个TX寄存器都能触发数据传输，而是需要写入一个特定的触发地址。这个地址在传输开始前，由设备侧通过配置HCR[HDM]位（当HICR=0时）或主机侧配置ICR[HM]位（当HICR=1时）来定义，它决定了本次传输的数据宽度和触发点。

以最常见的配置（HICR=0, 由设备侧控制）为例：

• HDM[2:0] = 111：配置为16位传输，触发地址为0x7（即TX3寄存器）。
• HDM[2:0] = 110：配置为32位传输，触发地址为0x7（即TX3寄存器）。注意，此时需要先写高16位到TX2（0x6），再写低16位到TX3（0x7），对TX3的写操作才触发传输。
• HDM[2:0] = 100：配置为64位传输，触发地址为0x7。需要按顺序写TX0(0x4)->TX1(0x5)->TX2(0x6)->TX3(0x7)，对TX3的写操作触发传输。

为什么这样设计？这允许主机进行“流式”写入。例如在32位模式下，主机可以先准备好高16位数据（写入0x6），此时数据暂存在TX2中，不会立即传输。当主机写入低16位到0x7时，HDI16检测到对触发地址的写入，便将TX2和TX3中的32位数据作为一个整体，一次性推入HORX FIFO。这保证了数据传输的原子性。

3.2 不同数据宽度的传输流程

参考手册给出了清晰的步骤，但我们需要理解其背后的硬件行为。我们以32位传输（触发地址0x7）为例，拆解其过程：

1. 设备侧配置：SC1400核心通过设置HCR寄存器，将HDI16配置为32位非DMA模式，并设定触发地址为0x7。同时，确保HPCR[DMA]=0以禁用DMA模式。
2. 主机写入高16位：外部主机向地址0x6（对应主机侧TX2寄存器）写入数据的高16位。此时，数据被锁存在TX2寄存器中，HORX FIFO无变化。
3. 主机写入低16位并触发：外部主机向地址0x7（对应主机侧TX3寄存器）写入数据的低16位。关键动作在此刻发生：HDI16硬件检测到对触发地址0x7的写操作，它立即将TX2和TX3寄存器中锁存的共32位数据，作为一个完整的数据字，写入HORX FIFO的入口。
4. 数据就绪：一旦数据进入HORX FIFO，设备侧的HSR[HRFNE]（接收FIFO非空）状态位会被置位。如果SC1400使能了相应的中断（HCR[HRNEIE]=1），则会产生一个中断。
5. 设备读取：SC1400核心在中断服务程序或轮询中，读取HORX寄存器。这个读操作会从HORX FIFO中弹出最早进入的32位数据。如果FIFO被读空，HSR[HRFNE]位会被清零。

对于64位传输，流程类似，只是需要依次写入TX0、TX1、TX2、TX3四个寄存器，最后对TX3（触发地址）的写操作将64位数据整体推入FIFO。

3.3 非DMA模式编程要点与避坑指南

在实际编程中，有以下几个需要特别注意的细节：

• 字节序问题：HPCR[HLEND]位必须根据你的主机处理器和DSP的字节序设置正确。如果主机是小端（如ARM），而DSP默认是大端，你需要设置HLEND=1来启用小端模式，否则你读到的数据高低字节会是反的。这是一个非常隐蔽的bug来源。
• FIFO深度与流控：HORX和HOTX FIFO的深度都是4个64位字（即256位）。在非DMA模式下，主机在写入前，最好能通过某种机制（如查询主机侧的ISR寄存器状态，或利用HF标志位通信）确认FIFO是否有空间。盲目写入会导致数据被覆盖。设备侧在读取HORX前，也应检查HSR[HRFNE]位。
• “Alternate Technique”的用途：手册中提到了另一种32位和64位的“替代技术”，其区别在于触发地址和写入顺序不同。例如，32位替代技术是触发地址为0x6，先写低16位（0x7），再写高16位（0x6）。这主要是为了兼容某些主机处理器的写操作特性或简化软件流程。选择哪种技术，需要与你的主机端驱动约定一致。
• 状态位清除：HSR中的状态位（如HTFNF,HRFF）有些是由硬件自动置位/清除，有些可以通过“初始化命令”（设置ICR[INIT]）由主机强制设置。理解每个状态位的置位和清除条件，是编写健壮状态机的基础。

注意：在非DMA模式下，HREQ信号引脚是不活动的。数据传输的节奏完全由主机软件的写指令控制。因此，如果主机写得太快，而设备侧消费不及时，就会导致FIFO溢出。务必在软件层面实现简单的流控。

4. DMA模式数据传输详解与高级配置

当需要传输的数据量很大时，非DMA模式下的CPU开销将变得不可接受。此时，DMA模式就成为必然选择。DMA模式的核心思想是硬件握手和自动地址递增。

4.1 DMA模式的工作原理与信号握手

在DMA模式下，HDI16模块通过HREQ（Host Request）信号线主动向外部主机（或其DMA控制器）发出数据传输请求。主机在准备好数据后，通过HACK（Host Acknowledge）信号线进行应答，并在应答期间完成数据在总线上的传输。

其核心流程如下（以32位主机应答模式为例）：

1. 设备侧配置：SC1400设置HPCR[DMA]=1使能DMA模式，并通过HCR或ICR配置为32位传输。同时，根据硬件连接配置HPCR[HAP]和HPCR[HRP]以定义HACK和HREQ的有效电平。
2. 请求发起：当HORX FIFO有空间接收新数据时（对于主机到设备传输），HDI16模块会拉低（或拉高，取决于HRP配置）HREQ信号。
3. 主机响应：主机（或DMA控制器）检测到HREQ有效，便开始一个DMA写周期。它将数据的高16位放到数据总线上，然后拉低HACK信号（假设HAP=0，低有效）作为应答。
4. 数据锁存与地址递增：HDI16在HACK有效边沿锁存主机数据总线上的值，并将其存入内部DMA计数器当前指向的TX寄存器（初始指向TX2）。紧接着，内部一个2位的DMA计数器自动加1。
5. 第二次传输：主机在同一个DMA周期内（或紧接的下一个周期），提供数据的低16位，并再次断言HACK。此时，DMA计数器已指向TX3，因此数据被存入TX3。
6. 传输完成与触发：当完成指定次数（对于32位是2次）的HACK应答后，HDI16认为一个完整的数据单元（32位）已接收完毕，于是将TX2:TX3中的32位数据一次性推入HORX FIFO。
7. 循环：DMA计数器在每次完整传输后被重新加载为初始值（指向TX2），等待下一个HREQ发起新的传输循环。

4.2 两种DMA子模式：主机应答模式与单地址模式

HDI16的DMA模式细分为两种子模式，由HPCR[OAD]位控制：

• 主机应答模式（OAD = 0）：如上所述，使用专用的HACK信号引脚作为传输应答。这是最标准、最灵活的DMA握手方式，时序由硬件信号精确控制。
• 单地址模式（OAD = 1）：在此模式下，HACK引脚的功能被忽略。取而代之的是，对固定主机地址0x4的访问被当作DMA应答信号。也就是说，主机向地址0x4的写操作（对于主机到设备传输）会被HDI16解释为一次有效的DMA数据传输。内部DMA计数器同样会在每次访问后自动递增。这种模式适用于那些没有专用DMA应答引脚，但地址线可用的简化系统设计。

选择建议：如果硬件连接允许，优先使用主机应答模式（OAD=0），因为它提供了标准的DMA握手协议，时序更清晰，兼容性更好。单地址模式更像是一种软件模拟的DMA，适用于特定硬件限制的场景。

4.3 DMA模式下的数据流与缓冲管理

在DMA模式下，数据流是半自动的。对于接收（Host-to-Device）方向：

1. 设备侧软件或DMA控制器需要确保HORX FIFO有空间。当FIFO非满时，HDI16会发出HREQ。
2. 主机DMA控制器响应HREQ，发起一系列总线周期，将数据块连续写入。
3. 数据被HDI16硬件组装并填入HORX FIFO。
4. 设备侧通过查询HSR[HRFNE]或中断（如HRFIE使能下的HRFF中断）来读取FIFO中的数据。

这里涉及两个重要的DMA突发模式控制位：HCR[DBRE]和HCR[DBTE]。

• DBRE（DMA接收突发使能）：当设置为1时，HDI16会在HORX FIFO满（HRFF=1）时才产生DMA请求，暗示可以接收一个“突发”的数据块。当设置为0（单次模式）时，只要FIFO非空（HRFNE=1）就会产生请求，适合更频繁的小数据量传输。
• DBTE（DMA发送突发使能）：类似，控制HOTX FIFO向主机发送数据时的请求时机（HTFE空 vsHTFNF非满）。

合理配置突发模式可以显著提升总线效率。例如，在传输一个大的音频缓冲区时，使能突发模式，让DMA控制器一次传输多个字，减少总线仲裁和握手开销。

4.4 强制DMA服务与传输结束处理

手册中第20.7.6节描述了一个重要场景：“强制DMA接收服务”。当主机发送完数据，但HORX FIFO未被完全填满（例如，最后一次传输不足一个完整突发）时，DMA控制器可能因为未达到触发条件（如FIFO未满）而不会发起传输请求，导致数据滞留在TX寄存器中，无法��入FIFO被设备读取。

解决方案是使用ICR[LWRT]（Last Word Transfer）位。主机在写入最后一个数据字之前，立即将ICR[LWRT]位置1。然后，当主机写入这最后一个字时，无论当前FIFO状态如何，HDI16都会强制将TX寄存器中的数据推入HORX FIFO，并产生一个DMA传输请求。设备侧的DMA控制器或中断服务程序便能及时处理这最后一批数据。

这是一个非常实用的技巧，尤其是在传输不定长数据包时，必须确保最后一包数据能被正确提交。

5. 寄存器编程精要与实战配置示例

理解了原理，最终要落到寄存器的配置上。下面我们以一个典型的“主机通过DMA向MSC711x发送数据，MSC711x通过中断接收”的场景为例，展示配置流程。

5.1 设备侧（MSC711x）初始化代码

假设我们使用主机应答模式（OAD=0），32位传输，由设备侧控制模式（HICR=0）。

// 假设 HDI16 寄存器基地址已定义，例如：volatile uint16_t * const HDI16_BASE = (uint16_t *)0x7000; #define HCR (*(volatile uint16_t *)(HDI16_BASE + 0x0000)) #define HPCR (*(volatile uint16_t *)(HDI16_BASE + 0x0010)) #define HSR (*(volatile uint16_t *)(HDI16_BASE + 0x0020)) #define HCVR (*(volatile uint16_t *)(HDI16_BASE + 0x0030)) #define HOTX (*(volatile uint32_t *)(HDI16_BASE + 0x0040)) // 注意对齐，实际可能是64位访问 #define HORX (*(volatile uint32_t *)(HDI16_BASE + 0x0080)) // 注意对齐 void hdi16_init_for_dma_receive(void) { // 第一步：确保HEN=0，才能安全配置HPCR中的极性位 HPCR &= ~(1 << 7); // 清除HEN位 // 第二步：配置HPCR - 硬件接口 uint16_t hpcr_val = 0; hpcr_val |= (0 << 15); // HAP=0: HACK低电平有效 hpcr_val |= (0 << 14); // HRP=0: HREQ低电平有效 hpcr_val |= (0 << 13); // HCSP=0: 根据硬件连接选择片选极性 hpcr_val |= (0 << 12); // HDDS=0: 单数据选通模式（假设） hpcr_val |= (0 << 9); // HDSP=0: 数据选通低有效（假设） hpcr_val |= (0 << 8); // HROD=0: 正常驱动模式 hpcr_val |= (0 << 6); // H8BIT=0: 16位模式 hpcr_val |= (1 << 5); // HLEND=1: 假设主机是小端，我们配置为小端模式 hpcr_val |= (1 << 1); // DMA=1: 使能DMA模式 hpcr_val |= (0 << 0); // OAD=0: 使用HACK引脚的主机应答模式 HPCR = hpcr_val; // 第三步：配置HCR - 传输控制和中断 uint16_t hcr_val = 0; hcr_val |= (0 << 11); // HICR=0: 模式控制由设备侧HCR决定 // HDM[2:0] = 110: 32位传输，方向为Host-to-Device (HDM0=1? 注意手册描述，对于接收，HDM0应为0表示输入) // 仔细看表20-24: HDM0=0 表示 Input (Host to Device), HDM[2:1]=10 表示32-bit // 所以对于32位主机到设备DMA，应为: HDM0=0, HDM1=1, HDM2=0? 不对，看描述是HDM[2:1]=10。 // 位[10:8]是HDM[0-2]。对于32位输入，应为 0b010 (二进制)。即：HDM0=0, HDM1=1, HDM2=0。 // 对应十六进制：0x2 << 8 hcr_val |= (0x2 << 8); // 设置HDM[2:0]为010，即32位输入模式 hcr_val |= (0 << 6); // DBTE=0: 发送突发禁用（本例是接收） hcr_val |= (1 << 5); // DBRE=1: 接收突发使能（我们希望FIFO快满时再请求DMA） hcr_val |= (0 << 4); // HCIE=0: 主机命令中断暂不使能 hcr_val |= (0 << 3); // HTNFIE=0: 发送FIFO非满中断禁用 hcr_val |= (0 << 2); // HTEIE=0: 发送FIFO空中断禁用 hcr_val |= (1 << 1); // HRFIE=1: 接收FIFO满中断使能！这是我们接收数据的关键 hcr_val |= (0 << 0); // HRNEIE=0: 接收FIFO非空中断禁用（我们用满中断） HCR = hcr_val; // 第四步：重新使能HDI16模块 HPCR |= (1 << 7); // 设置HEN=1 }

5.2 主机侧驱动逻辑要点

主机侧需要配合完成以下工作：

1. 配置DMA控制器：将HDI16的宿主地址空间（TX寄存器地址）设置为DMA传输的目标地址。将HREQ信号连接到DMA控制器的外设请求输入。
2. 设置传输参数：根据设备侧配置的32位模式，设置DMA传输数据宽度为16位（因为每次HACK应答传输16位），但传输次数应为2的倍数（因为每个完整数据单元是32位，需要2次16位传输）。
3. 启动传输：主机启动DMA传输。DMA控制器会等待HREQ有效，然后发起写周期并断言HACK，完成两次16位写操作后，HDI16自动组装并存入FIFO。
4. 处理结束：在传输最后一个数据时，如前所述，可能需要设置ICR[LWRT]位以确保数据提交。

5.3 设备侧中断服务程序示例

// 假设已正确配置中断向量表，将HDI16接收中断关联到此函数 void HDI16_Rx_IRQHandler(void) { // 1. 检查中断源，确认是HRFIE中断（接收FIFO满） // 通常需要读取一个中断状态寄存器，这里简化处理，假设只有HDI16接收中断 // 2. 循环读取HORX FIFO，直到其为空 while ((HSR & 0x0001) != 0) { // 检查HSR[HRFNE]位（位0），非空则继续读 // 注意：这里读的是32位数据，因为配置为32位模式 uint32_t received_data = HORX; // 3. 处理接收到的数据，例如存入应用程序缓冲区 process_received_data(received_data); } // 4. 中断处理完毕，可能需要清除中断标志（具体取决于中断控制器） // 对于HDI16，读取HCVR可以清除主机命令中断，但FIFO中断标志通常由硬件在读取FIFO后自动清除。 // 需要查阅具体的中断控制器手册。 }

6. 常见问题排查与调试技巧实录

在实际调试HDI16时，你一定会遇到各种问题。以下是我从项目中总结的一些常见故障现象和排查思路。

6.1 问题一：数据传输完全无反应，HREQ信号始终无效

• 可能原因1：HDI16模块未使能。
  • 排查：检查HPCR[HEN]位是否已设置为1。切记：在设置HEN=1之前，必须先配置好HPCR中的其他位（如HAP,HRP,HDSP,H8BIT）。
• 可能原因2：模式配置矛盾。
  • 排查：检查HPCR[DMA]位与HCR[HICR]及HCR[HDM]/ICR[HM]的配置是否一致。例如，DMA=1但HICR=0且HDM配置为非DMA模式的数据大小，逻辑会混乱。
• 可能原因3：FIFO状态位阻止请求。
  • 排查（接收方向）：如果方向是Host-to-Device，HREQ在HORX FIFO满时是不会发出的。检查设备侧是否及时读取了HORX寄存器。可以尝试先读取一次HORX（即使它是空的）来初始化FIFO状态。
• 可能原因4：引脚极性配置错误。
  • 排查：用示波器或逻辑分析仪测量HREQ引脚。根据HPCR[HRP]的配置，判断信号是否在预期电平有效。例如，配置为低有效（HRP=0），但测量到的是常高，则请求未被正确拉低。

6.2 问题二：数据能传输，但内容错乱（字节序或位序错误）

• 可能原因1：字节序配置错误。
  • 排查：这是最常见的问题。确认你的主机处理器和MSC711x的默认字节序。如果主机是小端（如x86, ARM），而DSP默认是大端，你必须设置HPCR[HLEND]=1。一个简单的测试方法是发送一个已知的32位模式（如0x12345678），然后在设备侧读取HORX，看是0x12345678还是0x78563412。
• 可能原因2：数据位宽不匹配。
  • 排查：检查HPCR[H8BIT]配置。如果配置为16位模式，但主机以8位方式访问，会导致数据错位。同样，用逻辑分析仪捕获主机总线上的数据线，确认每次传输的有效数据位是8条还是16条。
• 可能原因3：TX寄存器写入顺序错误。
  • 排查：对于32/64位非DMA模式，必须严格按照手册规定的顺序写入TX寄存器。例如32位模式（触发地址0x7），必须先写高16位到TX2(0x6)，再写低16位到TX3(0x7)。顺序反了，组装出来的32位数高低位就颠倒了。

6.3 问题三：DMA传输不稳定，偶尔丢数据

• 可能原因1：时序不满足。
  • 排查：HREQ和HACK的握手时序有建立、保持时间要求。使用逻辑分析仪或示波器的高采样率模式，捕获这两个信号的交互。确保HACK在HREQ有效后才发出，并且在数据总线稳定期间保持有效。参考MSC711x数据手册中关于HDI16接口的AC时序参数。
• 可能原因2：未处理“强制DMA服务”。
  • 排查：检查传输的数据量是否是DMA突发大小的整数倍。如果不是，最后一包数据可能因FIFO未满而滞留在TX寄存器。在主机发送最后一包数据前，确认是否正确设置了ICR[LWRT]位。
• 可能原因3：中断服务程序处理太慢或丢失中断。
  • 排查：如果设备侧依赖中断从HORX FIFO取数据，但中断服务程序执行时间过长，或者在中断中未能及时取空FIFO，可能导致FIFO溢出，后续数据被丢弃。优化中断服务程序，或者考虑使用DMA控制器将数据从HORX直接搬移到内存。

6.4 调试工具箱建议

1. 逻辑分析仪是必备品：连接HREQ,HACK,HCS,HRD/HWR(或HDS), 地址线低位（A2-A0），数据线（HD15-HD0）。你可以清晰地看到每一次访问的地址、数据、控制信号时序，这是定位问题最直接的手段。
2. 善用主机标志（HF）：HF[0-3]和HF[4-7]是双向的通用标志位。可以在代码的关键路径（如初始化完成、开始传输、传输出错）设置这些标志位，另一端通过读取HSR或ISR来查询，实现一种简单的软件调试信令。
3. 从非DMA模式开始调试：在调通DMA之前，先用简单的非DMA模式验证基本的数据通路和字节序配置。写一个测试，让主机以非DMA模式发送几个已知数据，设备侧轮询HSR[HRFNE]并读取打印，确认数据正确。这能排除掉大部分硬件连接和基础配置问题。
4. 仔细阅读状态位：HSR寄存器中的每一个状态位（HTFNF,HTFE,HRFF,HRFNE）都精确反映了FIFO的状态。在调试时，定期打印或监控这些位，可以让你对数据流的堵塞情况一目了然。

最后，嵌入式接口调试往往需要耐心和细致的观察。HDI16是一个功能丰富的模块，初次接触会觉得寄存器繁多，但一旦理解了其“请求-应答-数据流”的核心脉络，就能将其驯服，为你的系统提供稳定高效的数据通道。记住，配置寄存器时，画一张简单的位图，对照手册逐位确认，往往能避免很多低级错误。