Verilog 学不会，可能是练得太少：从小题开始补组合逻辑和状态机

2026/7/5 11:11:50

很多同学学 Verilog 时都有一个相似的感受：视频看得懂，语法笔记也记了不少，可一到课程实验或者自己写模块，就开始卡壳。`always` 块该怎么写、组合逻辑和时序逻辑怎么分、状态机什么时候用三段式、仿真波形为什么和预期不一样，这些问题往往不是“没看过”，而是没有在足够多的小练习里反复碰到过。

HDL 学习和普通编程有一点很不一样：你写的不是一步一步执行的脚本，而是在描述电路结构和时序行为。只靠阅读教程，很容易停留在“我知道这个语法”的层面；真正写题、提交、看反馈，才会暴露出自己对硬件描述思维的理解是否扎实。

不少初学者一开始就面对完整实验：键盘扫描、数码管显示、串口通信、交通灯控制器。题目看起来很完整，但如果基础还没稳，调试时很难判断问题出在哪里。是组合逻辑写错了？寄存器没有复位？状态跳转条件不完整？还是测试用例根本没覆盖到？

更有效的方式，是先把问题拆小。比如先练多路选择器、译码器、加法器、边沿检测，再练计数器、移位寄存器，最后再进入状态机。每一道小题只聚焦一个知识点，错误更容易定位，改完也更容易形成记忆。

edacode 的 Verilog 题库正是围绕这种学习节奏设计的：题目体量不大，但覆盖了 HDL 入门阶段经常出错的知识点。你可以按题库顺序练，也可以根据自己薄弱的模块挑题补。

很多人刷题时只关心“我做了几道”，但 HDL 练习更应该关注“我错在什么地方”。例如组合逻辑题里忘记给所有分支赋值，可能会推导出锁存器；时序逻辑题里把阻塞赋值和非阻塞赋值混用，仿真结果就可能和预期不一致；状态机题里漏掉默认状态，后续扩展时会埋下隐患。

如果每次写完都只是凭感觉判断，很容易把错误带到后面的实验里。可提交、可编译、可仿真的练习环境，能帮助你更快发现问题：代码能不能编译通过，测试用例是否匹配，输出是否符合题目要求，这些反馈都比单纯看答案更有价值。

如果你刚开始学 Verilog，可以先从组合逻辑入手。重点不是写得复杂，而是把 `assign`、`always @(*)`、条件表达式、case 语句这些基础用熟。遇到题目时，先想清楚输入和输出的逻辑关系，再写代码。

接着进入时序逻辑和计数器。这里要特别关注时钟、复位、寄存器更新这些概念。很多实验问题其实都来自时序边界没有想清楚：什么时候清零，什么时候保持，什么时候更新。

再往后可以集中练状态机。状态机是课程实验和 FPGA 小项目里非常常见的结构，但它也最容易暴露思维问题。建议每次写状态机前，先画出状态转移关系，再决定用一段式、两段式还是三段式实现。代码写完后，不要急着看结果，先检查状态是否都有出口、默认分支是否完整、输出是否和状态或转移条件对应。

刷 Verilog 题时，建议保留一份自己的错题记录，不需要很正式，只要写清楚三件事：题目考什么、自己错在哪里、下次如何避免。比如“case 少了 default”“复位极性看反了”“组合逻辑里误用了时钟”“状态跳转条件漏写”。这些看似小的错误，往往就是后面做课程设计时最耗时间的地方。

学习 HDL 不一定要一开始就追求写大项目。先通过小题把组合逻辑、时序逻辑、计数器和状态机练熟，再去做完整实验，会更容易看懂报错，也更容易读懂自己写出的电路。

如果你正在补 Verilog 基础，或者想在课程实验前做一些针对性练习，可以从 edacode 的 Verilog 题库开始：

https://edacode.com/verilog-problems

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