1. 项目概述从平面到立体的芯片制造革命如果你在半导体制造领域待过几年尤其是接触过28纳米以下的先进工艺节点那么“FinFET源漏外延”这个词对你来说绝对不是一个陌生的技术名词而是一个每天都在产线上发生、直接决定芯片性能和良率的关键工艺步骤。简单来说它就是在FinFET晶体管那根像鱼鳍Fin一样竖起来的硅“脊”的两端通过精密的化学气相沉积CVD技术有选择性地生长出特定形状和材料的半导体层从而形成晶体管的源极和漏极。这听起来似乎只是制造流程中的一个环节但它的重要性怎么强调都不为过——它直接关系到晶体管的驱动电流、开关速度、漏电控制是整个先进制程得以实现的基石之一。回想十几年前我们还在主流使用平面型晶体管Planar FET。那时候的源漏区域基本上是通过离子注入掺杂来形成的工艺相对“平面化”。但当工艺节点推进到22/20纳米以下时平面晶体管的短沟道效应变得无法控制栅极对沟道的控制力急剧下降导致关态漏电飙升。FinFET的诞生通过将沟道竖起来让栅极从三面包裹它极大地加强了对沟道的静电控制。但这也带来了新的挑战原来在平面上做离子注入形成源漏的方法在立体的Fin结构上不再适用或者说效果大打折扣。于是“源漏外延”技术从一种可选的性能增强手段变成了FinFET架构下不可或缺的、定义晶体管特性的核心工艺。这个工艺的核心目标是在Fin的两端精准地“长出”我们想要的半导体材料。这不仅仅是简单地堆积材料而是要精确控制外延层的三维形状轮廓、晶体质量、掺杂浓度和应力状态。外延层的形状会影响后续的金属硅化物接触和互联电阻晶体质量关乎载流子迁移率而通过引入与沟道晶格常数不同的材料如SiGe用于PMOSSiC用于NMOS所产生的应力更是提升载流子迁移率、从而提升晶体管速度的“王牌”技术。所以干这行的工程师们常开玩笑说我们的工作不是在做芯片而是在“种芯片”——像园丁一样精心培育每一个晶体管的“源”和“漏”。2. 工艺原理与核心价值拆解2.1 为什么FinFET必须采用外延工艺要理解源漏外延的必要性我们得先看看离子注入在Fin结构上遇到的困境。在平面工艺中离子注入后需要经过高温退火来激活掺杂原子并修复晶格损伤。然而在纳米尺度的Fin上这个流程会带来几个致命问题。首先是掺杂轮廓控制难题。Fin的宽度可能只有10纳米左右离子注入的横向散射会导致掺杂原子扩散到沟道区域极易引起短沟道效应。即使采用低能注入也很难在如此狭窄的三维结构中获得均匀且陡峭的掺杂分布。其次是热预算问题。高温退火过程会导致掺杂原子在Fin中发生再分布特别是磷、硼这些容易扩散的元素会使得精心设计的掺杂剖面变得模糊阈值电压漂移。更棘手的是Fin结构的表面积与体积比很大高温下硅原子表面迁移加剧可能导致Fin形状变形甚至坍塌直接破坏器件结构。而外延工艺恰恰能优雅地解决这些问题。选择性外延生长Selective Epitaxial Growth, SEG允许我们只在暴露的硅表面即Fin的源漏区域生长单晶材料而不会在介质层如浅槽隔离STI或栅极侧墙上沉积。这个过程通常在相对较低的温度例如650°C到800°C下进行热预算远低于传统退火完美避免了Fin结构的变形和掺杂物的无序扩散。更重要的是外延生长是一个“自下而上”的添加过程我们可以通过精确控制反应气体的流量、比例、时间和温度来实时“雕琢”外延层的三维形状、成分和掺杂浓度实现原子级精度的工程控制。2.2 应力工程外延工艺的“性能加速器”如果说形成低阻的源漏接触是外延的“本职工作”那么引入应力Strain就是它的“高阶玩法”和核心价值所在。硅晶体中的电子和空穴迁移率会受到晶格应力的显著影响。通过在外延层中引入与硅晶格常数有差异的材料可以使沟道区域产生弹性应变从而改变能带结构降低载流子有效质量最终提升迁移率。对于PMOS晶体管使用空穴导电我们会在源漏区域外延生长硅锗SiGe。锗的原子半径比硅大所以SiGe的晶格常数也大于硅。当我们在Fin两端生长SiGe时它会试图膨胀但由于被周围的硅材料限制这种膨胀的趋势会转化为对中间硅沟道的横向压应力Compressive Stress。这种压应力非常有利于提升空穴的迁移率通常能为PMOS性能带来20%甚至更高的提升。对于NMOS晶体管使用电子导电情况则相反。我们会外延生长碳硅SiC或磷硅SiP。碳的原子半径比硅小因此SiC的晶格常数小于硅。生长SiC时它会对中间的硅沟道产生横向张应力Tensile Stress这种应力能有效提升电子的迁移率。这里有一个非常关键的技术细节外延层的锗含量或碳含量并不是固定的。为了最大化应力效果并保证晶体质量通常会采用梯度变化Graded的成分设计。例如在生长SiGe时可能从底部的低锗含量如20%逐渐增加到顶部的高锗含量如40%甚至更高。这样做的目的是让晶格失配产生的应力平缓释放避免在外延层内部产生过多的位错等缺陷同时将最大的应力“传递”给沟道区域。控制这个梯度曲线是工艺开发中的一大挑战需要反复调试反应腔内的气体脉冲序列。注意应力提升效果存在饱和点。并非锗或碳含量越高越好。过高的含量会导致外延层晶体质量恶化缺陷增多反而增加漏电和接触电阻。工艺开发的精髓在于找到那个性能与可靠性的最佳平衡点。3. 核心工艺步骤与设备解析3.1 工艺流程全景图一个完整的FinFET源漏外延工艺流程是镶嵌在晶体管制造的大流程中的通常紧随栅极侧墙Spacer形成之后源漏离子注入如果需要和金属硅化物Salicide形成之前。其核心步骤可以拆解如下表面预处理与清洗这是外延质量的生命线。在生长前必须彻底清除Fin硅表面的自然氧化层和任何有机物、金属污染。通常采用高温1000°C氢气H₂退火或干法刻蚀如HF气相刻蚀来实现。这一步如果做不好外延层会多晶化甚至无法生长直接导致器件失效。选择性外延生长这是核心步骤。将晶圆送入外延反应腔通常是单腔或多腔集群的CVD设备。通入硅源气体如SiH₄, SiH₂Cl₂、锗源如GeH₄或碳源如SiH₃CH₃以及掺杂源气体如B₂H₆用于P型PH₃用于N型。通过精确控制温度、压力和气体比例在Fin的110和100晶面上进行各向异性生长。工艺工程师需要精心设计生长配方以得到理想的“钻石形”Diamond-Shaped或“合并形”Merged外延轮廓。原位掺杂这是外延工艺相比离子注入的另一大优势。掺杂原子硼、磷等可以在生长过程中直接掺入晶格实现非常高的激活率接近100%和均匀的掺杂分布。掺杂浓度通过掺杂源气体的分压来控制可以实现从10¹⁹到10²¹ atoms/cm³的宽范围调节。形状与应力控制通过调节生长过程中的气体比例、温度和压力可以动态控制外延层的形状。例如在生长初期采用较低的温度和特定的气体比例可以促进外延层在Fin底部横向生长形成更宽的底部有利于降低接触电阻在生长后期调整条件使顶部生长更快形成有利于应力传递的凸起形状。整个过程需要借助先进的在线计量如光学发射光谱OES和事后检测如透射电子显微镜TEM进行闭环控制。3.2 关键设备与反应化学主流的量产型外延设备主要来自应用材料Applied Materials和东京电子TEL等巨头。它们通常采用减压化学气相沉积RP-CVD或超高真空化学气相沉积UHV-CVD技术。反应腔的设计至关重要需要确保晶圆表面温度的高度均匀性偏差1°C和气体流场的均匀性否则会导致芯片不同区域的外延层厚度、成分不一致严重影响良率。以生长SiGe为例其核心化学反应是硅烷SiH₄和锗烷GeH₄在加热的硅表面发生热分解和表面迁移最终并入晶格。反应大致如下 SiH₄ (g) - Si (s) 2H₂ (g) GeH₄ (g) - Ge (s) 2H₂ (g)在这个过程中氯基硅源如二氯硅烷SiH₂Cl₂, DCS也常被使用因为氯Cl原子在表面有蚀刻作用可以优先去除生长较快的晶面从而帮助塑造更理想的外延轮廓并抑制在多晶硅或介质层上的非选择性生长即提高选择性。腔内的压力是一个关键参数。低压几托到几十托有利于反应气体的快速扩散和副产物的排出能获得更好的台阶覆盖性和均匀性但生长速率会较慢。温度则直接影响表面反应动力学和原子的表面迁移率。温度太低生长速率慢且晶体质量差温度太高选择性会变差且可能引起掺杂原子再分布。实操心得新机台或工艺腔体维护PM后必须进行密集的“ seasoning ”腔体 seasoning和工艺匹配Recipe Matching测试。因为腔壁状态、气体管路残留会极大影响生长动力学。我们通常会跑几十片监控片用薄膜测量仪如椭偏仪和X射线衍射XRD来测量厚度、锗含量和应力直到数据稳定在规格内才能投入产品生产。4. 外延轮廓设计与工艺挑战4.1 理想的“钻石形”轮廓及其演变在FinFET的早期节点如22/16纳米源漏外延的目标是形成一个完美的“钻石形”轮廓。即外延层从Fin的根部开始生长逐渐向两侧和上方扩展最终在Fin顶部上方形成一个类似钻石的菱形凸起。这种形状有几个好处增大了源漏与后续金属接触的面积降低了接触电阻其特定的几何形状能有效地将应力传递给沟道并且为后续的硅化物形成提供了足够的硅体积。然而随着工艺节点微缩到7纳米、5纳米甚至更小Fin的间距Pitch越来越小相邻Fin之间的空间变得极其狭窄。这时如果继续让每个Fin独立生长钻石形外延相邻Fin的外延层会在中间碰触、合并Merge在一起。这种“合并”会带来严重问题首先合并处会形成晶格缺陷其次应力会通过合并区域释放无法有效传递到沟道最后合并后的巨大外延块可能导致后续工艺中产生空洞或裂纹。因此在先进节点中工艺目标从“避免合并”转变为“管理合并”。工程师们需要设计新的外延轮廓例如“梯形”、“Ω形”或“部分合并形”在有限的空间内最大化性能收益。这需要通过复杂的工艺仿真TCAD和大量的实验设计DOE来优化。4.2 关键工艺挑战与解决方案选择性丧失Loss of Selectivity这是最头疼的问题之一。理想情况下外延只长在硅上。但如果工艺条件不当如温度过高、反应气体比例失调就会在氮化硅侧墙或氧化硅隔离层上发生非选择性生长形成多晶硅或非晶硅的“寄生”沉积。这些寄生沉积会造成器件短路或漏电。解决方案包括优化氯基气体的比例利用Cl的蚀刻作用、降低生长温度、以及采用脉冲式供气ALD-like模式来增强表面反应的控制力。缺陷控制外延层中的缺陷如位错、层错、空洞是载流子的复合中心会增大漏电和电阻。缺陷主要来源于两个方面一是衬底Fin本身的损伤或污染二是外延生长过程中因晶格失配应力过大而产生的失配位错。对于前者需要强化前清洗工艺对于后者则需要采用梯度成分设计和低温缓冲层等技术让应力缓慢释放。均匀性控制在同一片晶圆上中心与边缘的温度和气流分布不同会导致外延层厚度、成分和掺杂的均匀性差异Within-Wafer Non-uniformity。在不同晶圆之间甚至不同批次之间也要保持一致性Wafer-to-Wafer, Lot-to-Lot Uniformity。这依赖于设备厂商精密的腔体设计和温控系统以及fab内严格的设备匹配和工艺控制APC。掺杂激活与扩散虽然原位掺杂激活率高但硼用于PMOS在SiGe中具有较高的扩散系数。在后续的热处理过程中硼可能从SiGe外延层向沟道扩散导致阈值电压漂移。这就需要精确设计外延层的掺杂剖面有时会在靠近沟道处设置一个低掺杂或本征的间隔层Spacer Layer以阻挡掺杂剂扩散。5. 工艺整合与良率提升实战5.1 与前后道工序的协同源漏外延不是一个孤立的步骤它的成功与否严重依赖于前道工序的准备也深刻影响着后道工序的进行。前道依赖Fin刻蚀与成型Fin的侧壁粗糙度、垂直度以及顶部的形状直接决定了外延生长的起始界面质量。一个光滑、陡直的Fin侧壁是获得高质量外延的基础。如果Fin刻蚀后侧壁有“扇贝”scalloping状纹路外延层可能会沿着纹路生长产生不规则轮廓和缺陷。栅极侧墙Spacer侧墙的宽度和材料通常是氮化硅决定了外延生长的“窗口”大小。侧墙必须具有优异的均匀性和对选择性外延工艺的化学惰性。如果侧墙在清洗或外延过程中被侵蚀变薄可能导致外延层长到栅极下方引起栅极-源漏短路GIDL。凹槽Recess刻蚀在某些集成方案中会在外延生长前对Fin的源漏区域进行轻微的刻蚀形成一个凹槽。这个凹槽的深度和形状可以用来调节外延生长的起始位置从而更精细地控制最终的外延轮廓和应力。后道影响接触孔蚀刻Contact Etch外延层凸起的形状和材料SiGe vs. Si与硅衬底的刻蚀选择比不同。刻蚀接触孔时需要优化配方确保在刻穿上层介质后能在外延层上停住并形成一个干净、垂直的接触孔侧壁避免过刻蚀损伤下方的结构。金属硅化物Salicide形成外延层是形成低阻镍铂硅化物NiPtSi或其它硅化物的区域。SiGe与金属的反应动力学和硅不同形成的硅化物厚度、相组成和电阻率也会有差异。需要针对SiGe或SiC外延层调整硅化工艺的温度和时间以获得最佳的接触电阻和热稳定性。5.2 在线检测与良率管控在大规模制造中我们无法对每片晶圆都做破坏性的透射电镜TEM切片来检查外延质量。因此开发一套可靠的在线In-line和离线Off-line检测方法至关重要。光学关键尺寸OCD测量这是最常用的在线监控手段。通过分析从外延结构反射的偏振光光谱可以拟合出外延层的厚度、高度、关键尺寸CD甚至粗略的轮廓信息。速度快、无损适合每批产品的抽检。X射线衍射XRD用于精确测量外延层的晶格常数、锗/碳含量以及应力大小。这是一种相对快速的非破坏性方法通常用于工艺开发阶段的配方优化和定期的机台监控。拉曼光谱Raman Spectroscopy对SiGe外延层特别有效可以非破坏性地测量锗含量和应力空间分辨率较高适合做缺陷扫描和Mapping。透射电镜TEM这是判断外延质量的“金标准”。通过高分辨TEM可以直观地看到外延层的原子排列、界面质量、缺陷类型和精确轮廓。但它是破坏性的且耗时昂贵通常只用于工艺首次验证、异常问题排查和定期的基准线Baseline确认。电性测试最终一切都要回归到电性能。通过测试晶圆上的晶体管参数测试结构PCM直接测量驱动电流Ion、关态电流Ioff、阈值电压Vt和接触电阻Rc等。外延工艺的波动会直接反映在这些电性参数的分布和良率上。建立电性参数与工艺参数如外延厚度、锗含量的相关性模型是实现先进工艺控制APC的基础。在实际的产线管理中我们会为外延工艺设定严格的控制图SPC Chart监控OCD厚度、XRD成分等关键参数。一旦发现参数漂移超出控制限就会触发警报工程师需要立即排查原因可能是MFC质量流量控制器漂移、腔体洁污、或温度传感器异常等。快速准确的故障排查Troubleshooting能力是保障产线高良率运行的关键。6. 未来趋势与技术演进随着半导体工艺向3纳米、2纳米及以下节点迈进FinFET结构本身也在向环绕式栅极GAA Gate-All-Around 如纳米片Nanosheet演进。这对源漏外延提出了前所未有的新挑战和机遇。在GAA结构中沟道由多层堆叠的硅纳米片构成。源漏外延需要从这些纳米片的两端同时开始生长并最终连接成一个统一的、低电阻的源漏区域。这相当于要在三维空间中进行更复杂的“桥接”生长。挑战在于均匀性如何确保每一层纳米片两端的外延生长速率和形状一致最上层和最下层的纳米片所处的局部环境气流、温度可能有细微差别。合并控制多层外延生长后如何在垂直方向上也实现良好的合并避免层间产生空洞或界面缺陷应力工程升级在GAA中应力可以从多个方向不仅仅是横向对沟道施加影响。如何设计外延材料和形状实现对纳米片沟道的多维应力优化为了应对这些挑战原子层沉积ALD和原子层蚀刻ALE技术正被引入到外延工艺中以实现单原子层级别的控制。机器学习ML和人工智能AI也越来越多地用于工艺仿真和优化通过分析海量的工艺数据和检测数据快速找到最优的工艺窗口。从我个人的经验来看源漏外延这门工艺已经从一门“艺术”逐渐走向高度量化的“科学”但其核心依然是对化学反应、表面物理和材料科学的深刻理解。每一次工艺节点的推进都是对工艺窗口的极限压缩也是对工程师解决问题能力的考验。在机台旁调试配方、在电镜前分析缺陷、在数据海洋里寻找关联的那些日夜最终都凝结在那一枚枚驱动着数字世界飞速运转的芯片里。这个领域没有止境下一个节点总有新的“坑”要踩也总有新的性能巅峰等待攀登。
